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修订历史
版本0.1 （ 2006年7月）
- 第一次发布。
EM48AM3284LBA
版本0.2 （2007年8月） ..
- 添加IDD6 “ PASR ”规格（第7页） 。
版本0.3 （ 2007年12月） ..
-
TRCD ：从30ns的改进，以22.5ns
-
TRC ：从改良到为90ns 75ns
-
TCK （ CL2 ） ：从15ns的到改善为12ns
-
IDD5 ：修改为110毫安
版本0.4 （ 2008年4月） ..
- 从A11修改错误类型A12 。 （第4页）
- 修改球尺寸规格从0.5mm到0.45毫米
版本0.5 （ 2008年4月） ..
- 添加-6速产品
版本0.6 （ 2008年12月） ..
- 增加封装尺寸规格
“ 10x13毫米”
版本0.7 （2009年1月） ..
- 修改订购信息
- 实施11x13mm封装产品的销售过程结束：
2009年3月31日：停止接受订单的一个版本11x13mm封装的产品：
2009年4月30日：请停止制造版本的11x13mm封装产品。
10x13mm封装产品（ EM48AM3284LBA - * FS）将连续稳定供应
版本0.8 （ 2009年4月） ..
- Stop11x13mm封装产品
只保留
10x13mm封装产品
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特点
完全同步的时钟上升沿
VDD = 1.8V +/- 0.1V为133MHz的电源供应器
VDD = 1.85V +/- 0.1V为166MHz的。
LVCMOS兼容复用的地址
可编程突发长度（B / L） - 1 ， 2 ， 4 ， 8
或全页
可编程CAS延迟（ C / L） - 2或3
数据掩码（ DQM ）的读/写屏蔽
可编程的缠绕顺序
- 顺序（B / L = 1/2/ 4/8 /全页）
- 交错（B / L = 1/2/4/8 ）
突发读单位的写操作
深度掉电模式。
特殊功能的支持。
- PASR （部分阵列自刷新）
- 自动TCSR （温度补偿自
刷新）
可编程驱动强度控制
- 完全完全强度的强度或1/2 ， 1/4
自动刷新和自刷新
8,192刷新周期/ 64ms内（ 7.8us ）
EM48AM3284LBA
512MB （ 4M
×
4Bank
×
32 ）同步DRAM
描述
该EM48AM3284LBA是同步动态
组织为随机存取存储器（SDRAM ）
4Meg字× 4银行由32位。所有的输入和
输出与正沿同步
时钟。
512MB的SDRAM使用同步流水线
体系结构来实现高速数据传输
利率和设计为1.8V低功率运行
存储器系统。它还提供了自动刷新
省电/睡眠模式。所有输入和输出
电压值与LVCMOS兼容。
可用的软件包：
TFBGA-90B(10mmx13mm)
订购信息
部件号
EM48AM3284LBA-75FS
EM48AM3284LBA-75FH
EM48AM3284LBA-6FS
EM48AM3284LBA-6FH
(10x13)mm
BGA-90B
16M ×32
166MHz的@ CL3
包
SIZE
包
TYPE
组织
马克斯。频率
133MHz的@ CL3
GRADE
广告
扩展温度。
广告
扩展温度。
Pb
免费
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引脚分配
1
DQ26
DQ28
VSSQ
VSSQ
VDDQ
VSS
A4
A7
CLK
DQM1
VDDQ
VSSQ
VSSQ
DQ11
DQ13
DQ24
VDDQ
DQ27
DQ29
DQ31
DQM3
A5
A8
CKE
NC
DQ8
DQ10
DQ12
VDDQ
DQ15
2
VSS
VSSQ
DQ25
DQ30
NC
A3
A6
A12
A9
NC
VSS
DQ9
DQ14
VSSQ
VSS
3
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
VDD
DQ22
DQ17
NC
A2
A10
NC
BA0
/ CAS
VDD
DQ6
DQ1
EM48AM3284LBA
7
DQ23
8
DQ21
DQ19
9
VDDQ
VSSQ
DQ20
DQ18
DQ16
DQM2
A0
BA1
/ CS
/ WE
DQ7
DQ5
DQ3
VSSQ
DQ0
VDDQ
VDDQ
VSSQ
VDD
A1
A11
/ RAS
DQM0
VSSQ
VDDQ
VDDQ
DQ4
DQ2
VDDQ
VDD
90ball TFBGA / （10毫米X 13毫米）
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引脚说明（简体）
针
J1
J8
名字
CLK
/ CS
EM48AM3284LBA
功能
（系统时钟）
主时钟输入（主动的积极的上升沿）
（片选）
选择芯片时有效
（时钟使能）
激活在CLK时的“H”和停用时为“L” 。
CKE应该启用的至少一个周期之前的新
命令。禁止输入缓冲器的电源关闭待机。
（地址）
行地址（ A0至A12）由A0 ，在确定A12级
该行激活命令周期CLK上升沿。
CA （ CA0至CA8 ）由A0在读决心A8级别或
写指令周期CLK上升沿。
这列地址变成突发存取的起始地址。
A10限定所述预充电模式。当A10 =高在
预充电命令周期，所有的银行的预充电。
但低的预充电命令周期时A10 = ，仅
选择由BA该银行进行预充电。
（银行地址）
选择哪家银行是活跃。
（行地址选通）
锁存行地址，在CLK的正上升沿
与/ RAS “L”。让行存取&预充电。
（列地址选通）
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
（写使能）
锁存器地址栏上的积极上升沿
与CLK / CAS低。启用列的访问。
（数据输入/输出掩码）
DQM控制I / O缓冲器。
J2
CKE
G8,G9,F7,F3,G1,
G2,G3,H1,H2,J3,
G7,H9,H3
A0~A12
J7,H8
J9
BA0,BA1
/ RAS
K7
/ CAS
K8
K9,K1,F8,F2
R8,N7,R9,N8,P9,
M8,M7,L8,L2,M3,
M2,P1,N2,R1,N3,
R2,E8,D7,D8,B9,
C8,A9,C7,A8,A2,
C3,A1,C2,B1,D2,
D3,E2
A7,F9,L7,R7/
A3,F1,L3,R3
B2,B7,C9,D9,E1,
L1,M9,N9,P2/B8,
B3,C1,D1,E9,L9,
M1,N1,P8
E3,E7,H7,K2,
K3
2009年1月
/ WE
DQM0~DQM3
DQ0~DQ31
（数据输入/输出）
DQ管脚具有相同的功能，在传统的I / O引脚
DRAM 。
V
DD
/V
SS
（电源/接地）
V
DD
和V
SS
在电源引脚内部电路。
（电源/接地）
V
DDQ
和V
SSQ
在电源引脚的输出缓冲器。
（无连接）
该引脚建议将留在无连接
装置。
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V
DDQ
/V
SSQ
NC
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