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特点
JEDEC标准VDD / VDDQ = 1.8V
±
0.1V.
所有输入和输出都兼容
SSTL_18接口。
全差分时钟输入（ CK ， / CK ）操作。
4银行
中科院发布
突发长度： 4和8 。
可编程CAS延迟（ CL ） ： 3 ， 4和5 。
可编程的附加延迟（ AL ） ：
0，1， 2，3和4 。
写延迟（ WL ） =读延时（ RL ） -1 。
读延迟（ RL ） =可编程添加剂
延迟（ AL ） + CAS延迟（ CL ）
双向差分数据选通（ DQS ） 。
在DQS中心的数据输入时写。
在DQS数据输出， / DQS边读时。
片上DLL对齐DQ ， DQS和/ DQS过渡
与CK过渡。
DM面具写入数据，在该上升沿和下降沿
数据选通的边缘。
顺序&交错突发可用类型。
片外驱动器（ OCD ）阻抗调整
片上终端（ ODT ）
自动刷新和自刷新
8,192刷新周期/ 64ms的
平均更新周期7.8us时于T低
例
85°C ， 3.9us在85°C <牛逼
例
≦
95°C
符合RoHS标准
部分阵列自刷新（ PASR ）
高温度自刷新速率使得
EM44AM1684LBA
256MB （ 4M
×
4Bank
×
16)
双倍数据速率2 SDRAM
描述
该EM44AM1684LBA是高速双倍数据
传输速率2（ DDR2 ）同步DRAM与制造
含超高性能CMOS工艺
该组织为4Mbits ×4 268435456位
银行由16位。
该同步装置实现了高速
高达667的双倍数据速率的传输速率
MB /秒/针（ DDR2-667 ）一般应用。
该芯片被设计为符合以下
关键DDR2 SDRAM的特点： （ 1 ）贴有CAS
附加延迟， （ 2 ）写延时=读延时-1 ，
（ 3 ）片外驱动器（ OCD ）阻抗调节
和片上终端（ 4 ）正常和弱
强度数据输出驱动器。
所有的控制和地址输入是
有一对从外部提供的同步
差分时钟。输入被锁在十字架上
点差分时钟（ CK升高和/ CK下降） 。
所有的I / O都具有一对双向的同步
选通信号（ DQS和/ DQS）在源同步
时尚。地址总线用于传送行
在/ RAS和列的阵地址信息和
/ CAS复用的风格。
512MB的DDR2器件采用单
电源： 1.8V
±
0.1V VDD和VDDQ 。
可用封装： TFBGA - 84Ball （ 12.5mmx10mm ，
0.8毫米X球间距为0.8mm ） 。
订购信息
部件号
EM44AM1684LBA-5F
EM44AM1684LBA-37F
EM44AM1684LBA-3F
组织
16M ×16
16M ×16
16M ×16
马克斯。频率
DDR2-400MHz 3-3-3
DDR2-533MHz 4-4-4
DDR2-667MHz 5-5-5
包
TFBGA-84Ball
TFBGA-84Ball
TFBGA-84Ball
GRADE
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Pb
免费
免费
免费
注：速度斌是为了CL- tRCD的-TRP的
2006年7月
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引脚分配：顶视图
1
VDD
DQ14
VDDQ
DQ12
VDD
DQ6
VDDQ
DQ4
VDDL
NC
VSSQ
DQ9
VSSQ
NC
VSSQ
DQ1
VSSQ
VREF
CKE
NC
BA0
A10/AP
VSS
A3
A7
VDD
A12
2
VSS
UDM
VDDQ
DQ11
VSS
LDM
VDDQ
DQ3
VSS
/ WE
BA1
A1
A5
A9
NC
3
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
EM44AM1684LBA
7
VSSQ
UDQS
VDDQ
DQ10
VSSQ
LDQS
VDDQ
DQ2
VSSDL
/ RAS
/ CAS
A2
A6
A11
NC
8
/ UDQS
VSSQ
DQ8
VSSQ
/ LDQS
VSSQ
DQ0
VSSQ
CK
/ CK
/ CS
A0
A4
A8
NC
VSS
VDD
9
VDDQ
DQ15
VDDQ
DQ13
VDDQ
DQ7
VDDQ
DQ5
VDD
ODT
84ball TFBGA / （ 12.5毫米X 10毫米x10 1.2毫米）
注意：
1. VDDL和VSSDL的电源和接地的DLL。
2.如果只有8的DQ总分16的DQ使用， LDQS ， LDQSB和DQ0 7必须被使用。
2006年7月
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引脚说明（简体）
针
名字
J8,K8
CK ， / CK
EM44AM1684LBA
功能
（系统时钟）
CK和CK是差分时钟输入。所有地址和控制
输入信号采样上的正边缘的交叉
CK和CK的下降沿。输出（读出）的数据被引用到
CK和CK的交叉（交叉的两个方向） 。
（片选）
当CS为高电平注册的所有命令被屏蔽。 CS
提供了与多个系统的外部排名的选择
行列。 CS被认为是命令代码的一部分。
（时钟使能）
CKE高激活和CKE低停用内部时钟信号
与设备的输入缓冲器和输出驱动器。以CKE低
提供预充电掉电和自刷新操作（所有
银行闲置） ，或Active掉电（行活动在任何一家银行） 。 CKE
是同步进行掉电出入境和自刷新
条目。 CKE是异步的自刷新退出。 CKE必须
维持高通量的读写访问。输入缓冲器，
不包括CK ， CK ， ODT和CKE是在断电禁用。
输入缓冲器，但不包括CKE被禁止在自刷新。
（地址）
所提供的行地址为有效的命令和列
地址和自动预充电位读/写命令
选择一个位置在各行的存储器阵列的。
预充电命令时A10进行采样，以确定
无论是预充电适用于一家银行（ A10 LOW）或所有银行
（ A10 HIGH ） 。如果只有一个存储体是被预充电，该行是
由BA0 ， BA1选择。地址输入还提供了
在模式寄存器设置操作码指令。
（银行地址）
BA0 - BA1确定哪个银行的积极，读，写或
预充电命令被应用（对于256Mb的和512MB ， BA2
不应用） 。银行地址也确定了模式寄存器
或扩展模式寄存器是在一个MRS或要被访问
EMRS周期。
（片上终端）
ODT （注册HIGH ）使终端电阻内部
在DDR2 SDRAM中。当启用时， ODT被施加到每个DQ ，
UDQS / UDQS ， LDQS / LDQS ， UDM和LDM信号。所述ODT管脚
如果扩展模式寄存器（ EMRS （1））是将被忽略
编程禁用ODT 。
（命令输入）
/ RAS ， / CAS和/ WE （以及/ CS）是定义命令是
输入。
（数据选通）
输出读取数据，输入与写入数据。边沿对齐的读
数据中心中写入数据。 LDQS对应于数据上
DQ0 - DQ7 ; UDQS对应于DQ8 - DQ15数据。该
数据选通信号和LDQS UDQS可以在单端模式下使用
或搭配可选的互补信号/ LDQS和/ UDQS
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L8
/ CS
K2
CKE
M8,M3,M7,N2,N8,
N3,N7,P2,P8,P3,
M2,P7,R2
A0~12
L2,L3
BA0 ， BA1
K9
ODT
K7 ， L7 ， K3
/ RAS ， / CAS ，
/ WE
B7,A8,F7,E8
UDQS ， / UDQS ，
LDQS ， / LDQS
2006年7月
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EM44AM1684LBA
以提供差分对信号到系统中既读出
和写入。一个EMRS （ 1 ）控制位使能或禁止所有
互补的数据选通信号。本数据手册， "differential
DQS signals"指A10 = 0 EMRS （1）使用LDQS / LDQS和
UDQS / UDQS 。 "single端DQS signals"指A10 = 1
EMRS （1）利用LDQS和UDQS 。
（输入数据掩码）
DM为输入掩码信号为写入数据。输入数据被屏蔽
当DM是在一个高采样一致输入数据
写访问。 DM进行采样DQS的两边。虽然DM
引脚的输入而已， DM加载的DQ和DQS相匹配
装载。
（数据输入/输出）
数据输入和输出是在相同的针。
（电源/接地）
VDD和VSS是内部电路供电。
（ DQ电源/接地DQ ）
VDDQ和VSSQ是用于输出缓冲器供电。
（ DLL电源/接地DLL ）
VDDL和VSSDL是DLL电路电源
（参考电压）
SSTL_1.8参考电压
（无连接）
没有内部电气连接是否存在
.
B3,F3
UDM ， LDM
G8,G2,H7,H3,H1,
H9,F1,F9,C8,
C2,D7,D3,D1,
D9,B1,B9
A1,E1,J9,M9,R1/
A3,E3,J3,N1,P9
A9,C1,C3,C7,C9,E
9,G1,G3,G7,G9/
A7,B2,B8,D2,D8,E
7,F2,F8,H2,H8
J1/J7
J2
A2,E2,L1,R3,R7,
R8
DQ0~15
VDD / VSS
VDDQ / VSSQ
VDDL / VSSDL
VREF
NC
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