数据表
512MB DDR2 SDRAM SO- DIMM
EBE52UD6ABSA
（ 64M字
×
64位， 2级）
描述
该EBE52UD6ABSA是64M的话
×
64位， 2级
DDR2 SDRAM小外形双列直插内存
模块，安装8块512M DDR2位
SDRAM在FBGA封（ μBGA
）封装。阅读和
写入操作时，在交叉点进行
在CK和/ CK 。这种高速数据传输是
由4位预取流水线架构实现。
数据选通（ DQS和/ DQS）既用于读取和写入
可用于高速和可靠的数据总线
设计。通过设置扩展模式寄存器中，芯片上的
延迟锁定环（DLL ），可以设置允许或禁止。
该模块提供了高密度安装，而不
采用表面贴装技术。
脱钩
电容器被安装在每个FBGA （ μBGA ）旁的
模块板。
注意：不要推组件或降
为了模块，以避免机械故障，
这可能会导致电气缺陷。
特点
200针插座型小外形双列直插式内存
模块（ SO -DIMM ）
PCB高度： 30.0毫米
引线间距： 0.6毫米
LEAD -FREE
1.8V电源
数据传输速率： 533Mbps / 400Mbps的（最大）
1.8V （ SSTL_18兼容）I / O
双倍数据速率的架构：每两次数据传输
时钟周期
双向，差分数据选通（ DQS和
/ DQS ）被发送/与数据接收的，所用
在接收器采集数据
DQS是边沿与数据一致的内容如下：中心 -
与写入的数据一致
差分时钟输入（ CK和/ CK ）
DLL对齐DQ和DQS转换与CK
TRANSITIONS
命令中输入的每个正CK边缘：数据
和数据掩码参考DQS的两个边缘
四大银行内部的并发操作
（组成）
数据掩码（DM）写入数据
突发长度： 4,8
/ CAS延迟（CL） ： 3 ，4，5
对于每一个突发访问自动预充电操作
自动刷新和自刷新模式
7.8μs平均周期刷新间隔
通过可编程附加延迟中科院发布
更好的命令和数据总线效率
片外驱动器阻抗调整和在复模机
终止更好的信号质量
/ DQS可以用于单端数据选通被禁用
操作。
一号文件E0418E30 （版本3.0 ）
发布日期2004年6月（K ）日本
网址： http://www.elpida.com
Elpida
内存方面，公司2003-2004年
EBE52UD6ABSA
引脚说明
引脚名称
A0到A12
A10 （ AP）
BA0 ， BA1
DQ0到DQ63
/ RAS
/ CAS
/ WE
/ CS0 ， / CS1
CKE0 ， CKE1
CK0 ， CK1
/ CK0 ， / CK1
DQS0到DQS7 ， / DQS0到/ DQS7
DM0到DM7
SCL
SDA
SA0 ， SA1
VDD
VDDSPD
VREF
VSS
ODT0 ， ODT1
NC
功能
地址输入
行地址
列地址
自动预充电
银行选择地址
数据输入/输出
行地址选通命令
列地址选通命令
写使能
芯片选择
时钟使能
时钟输入
差分时钟输入
输入和输出数据选通
输入掩码
时钟输入串行PD
数据输入/输出的串行的PD
串行地址输入
电源内部电路
电源串行EEPROM
输入参考电压
地
ODT控制
无连接
A0到A12
A0到A9
数据表E0418E30 （版本3.0 ）
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