DS99R103 / DS99R104 3-40MHz直流平衡24位LVDS串行器和解串
2007年10月
DS99R103/DS99R104
3-40MHz直流平衡24位LVDS串行器和
解串器
概述
该DS99R103 / DS99R104芯片组转换为24位paral-
LEL公交车变成一个完全透明的数据/控制LVDS串行数据流
具有嵌入式时钟信息。这种单一的串行数据流
简化传输24位总线在PCB走线和电缆
通过消除并行数据之间的偏移问题
时钟路径。它通过缩小数据路径可节省系统成本的
反过来减少PCB层数，宽度电缆和连接器尺寸
和引脚。
该DS99R103 / DS99R104采用LVDS信号上
高速I / O 。 LVDS提供了低功耗和低噪音
环境进行可靠的数据传输，通过串行传输
任务路径。通过优化的串行输出边沿速率
工作频率范围的电磁干扰进一步降低。
此外，该器件具有预加重以提高信号
在使用有损电缆更长的距离。内部DC的天平
高级编码/解码用于支持交流耦合
互连。
■
内部直流平衡编码/解码 - 支持AC-
■
■
■
■
■
■
■
■
■
■
■
■
■
■
■
特点
■
3兆赫， 40兆赫时钟嵌入和直流平衡24 ：1的
和1:24的数据传输
■
能够驱动屏蔽双绞线电缆
■
用户可选择的时钟边沿上的两个并行数据
发射器和接收器
没有外部编码耦合接口所需
两个发射器单独断电控制和
接收器
嵌入式时钟CDR （时钟数据恢复）上
接收机和参考时钟的任何外部源
需要
所有代码RDL （随机数据锁） ，支持在线 -
可插拔的应用
LOCK输出标志，以确保在接收端数据的完整性
平衡牛逼
格局
/T
HOLD
在RCLK和RDATA之间
接收方
PTO （逐行导通） LVCMOS输出，减少
EMI和减少SSO的影响
所有的LVCMOS输入和控制引脚具有内部
下拉
片上的过滤器对发射器和接收器的PLL
集成100Ω输入端接上的接收器
4毫安接收器的输出驱动器
48引脚TQFP和48引脚的LLP封装
纯CMOS 0.35
μm
过程
电源电压范围3.3V ± 10 ％
温度范围：-40 ° C至+ 85°C
8 kV的HBM ESD容差
框图
20208001
三州
是美国国家半导体公司的注册商标。
2007美国国家半导体公司
202080
www.national.com
DS99R103/DS99R104
绝对最大额定值
（注1 ）
如果是用于军事/航空航天特定网络版设备是必需的，
请向美国国家半导体销售办事处/
经销商咨询具体可用性和规格。
电源电压（V
DD
)
-0.3V至+ 4V
LVCMOS / LVTTL输入电压
-0.3V到（V
DD
+0.3V)
LVCMOS / LVTTL输出电压
-0.3V到（V
DD
+0.3V)
LVDS接收器输入电压
-0.3V至3.9V
LVDS驱动器输出电压
-0.3V至3.9V
LVDS输出短路持续时间
10毫秒
结温
+150°C
储存温度
-65 ° C至+ 150°C
焊接温度
（焊接， 4秒）
+260°C
最大封装功耗容量套餐
德的评价：
48L TQFP
1/θ
JA
° C / W以上+ 25°C
DS99R103
θ
JA
θ
JC
DS99R104
θ
JA
θ
JC
45.8 （ 4L *）; 75.4 （ 2L * ） C / W
21.0°C/W
45.4 （ 4L *）; 75.0 （ 2L * ） C / W
21.1°C/W
48L LLP
DS99R103
θ
JA
θ
JC
DS99R104
θ
JA
θ
JC
ESD额定值（ HBM ）
图28（ 4L *）; 79.1 （ 2L * ） ° C / W
3.7°C/W
图28（ 4L *）; 79.1 （ 2L * ） ° C / W
3.71°C/W
* JEDEC
1/θ
JA
° C / W以上+ 25°C
≥
± 8千伏
推荐工作
条件
电源电压（V
DD
)
经营自由的空气
温度（T
A
)
时钟速率
电源噪声
民
3.0
40
3
喃
3.3
+25
最大
3.6
+85
40
±100
单位
V
°C
兆赫
mV
P-P
电气特性
在推荐，除非另有规定工作电源和温度范围内。
符号
V
IH
V
IL
V
CL
参数
高电平电压
低电平输入电压
输入钳位电压
I
CL
= -18毫安
（注8）
条件
引脚/频率。
TX ：
DIN〔 23：0]时，TCLK ，
TPWDNB ，书房， TRFB ，
DCAOFF ， DCBOFF ，
VODSEL
接收：
RPWDNB ， RRFB ，
任
TX ：
DIN〔 23：0]时，TCLK ，
TPWDNB ，书房， TRFB ，
DCAOFF ， DCBOFF ，
VODSEL
接收：
RPWDNB ， RRFB ，
任
V
OH
V
OL
I
OS
I
OZ
高电平输出电压
低电平输出电压
输出短路电流
三州
输出电流
I
OH
= -4毫安
I
OL
= 4毫安
V
OUT
= 0V
（注8）
RPWDNB ， REN = 0V
V
OUT
= 0V或2.4V
接收：
ROUT [23： 0]， RCLK ，
LOCK
接收：
ROUT [23： 0]， RCLK ，
LOCK
民
2.0
GND
典型值
1.5
1.5
0.8
最大
V
DD
0.8
1.5
单位
V
V
V
LVCMOS / LVTTL DC规格
I
IN
输入电流
V
IN
= 0V或3.6V
10
±1
+10
A
20
2.3
±5
3.0
+20
V
DD
0.5
110
+30
A
V
V
mA
A
GND 0.33
40
30
70
±0.4
www.national.com
2
DS99R103/DS99R104
符号
V
TH
V
TL
I
IN
参数
差别阈限高
电压
差阈值低
电压
输入电流
条件
V
CM
= +1.2V
引脚/频率。
接收：
R
IN +
, R
IN-
民
典型值
最大
单位
LVDS DC规格
+50
50
V
IN
= +2.4V,
V
DD
= 3.6V
V
IN
= 0V, V
DD
= 3.6V
R
T
V
OD
内部差异
端接电阻
输出电压差
(D
OUT +
)–(D
OUT-
)
R
L
= 100,
W / O型预加重
VODSEL = L
（图10 ）
R
L
= 100,
W / O型预加重
VODSEL = H
（图10 ）
ΔV
OD
V
OS
ΔV
OS
I
OS
输出电压差
不平衡
失调电压
偏移电压不平衡
输出短路电流
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
R
L
= 100,
W / O型预加重
DOUT = 0V ， DIN = H ，
TPWDNB ， DEN = 2.4V ，
VODSEL = L
DOUT = 0V ， DIN = H ，
TPWDNB ， DEN = 2.4V ，
VODSEL = H
I
OZ
三态输出电流
TPWDNB ， DEN = 0V ，
DOUT = 0V或2.4V
R
L
= 100
预加重= OFF
VODSEL = L
棋盘格局
（图1）
R
L
= 100
R
PRE
= 6 k
VODSEL = L
棋盘格局
（图1）
串行器（Tx ）
总电源电流
（包括负载电流）
R
L
= 100
预加重= OFF
VODSEL = H
棋盘格局
（图1）
R
L
= 100
R
PRE
= 6 k
VODSEL = H
棋盘格局
（图1）
I
DDTZ
串行器（Tx ）
电源电流掉电
TPWDNB = 0V
（所有其他LVCMOS输入= 0V ）
F = 40MHz的
40
85
mA
F = 40MHz的
40
80
mA
2
TX ：
D
OUT +
, D
OUT-
90
250
450
100
400
750
4
1.00 1.25
1
5
±300
±300
130
600
1200
50
1.50
50
8
mV
mV
A
A
mV
mV
mV
V
mV
mA
7
10
13
mA
15
±1
+15
A
SER / DES的电源电流（ DVDD * ， PVDD *和* AVDD引脚）
*数字， PLL以及模拟VDDS
I
DDT
串行器（Tx ）
总电源电流
（包括负载电流）
F = 40MHz的
45
85
mA
F = 40MHz的
45
90
mA
14
250
A
3
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DS99R103/DS99R104
符号
t
罗斯
t
ROH
t
罗斯
t
ROH
t
罗斯
t
ROH
t
HZR
t
LZR
t
ZHR
t
ZLR
t
DD
t
DRDL
RxIN_TOL_L
参数
大败
(7:0)
格局
DATA TO
RCLK （第1组）
大败
(7:0)
HOLD
DATA TO
RCLK （第1组）
大败
(15:8)
格局
DATA TO
RCLK （第2组）
大败
(15:8)
HOLD
DATA TO
RCLK （第2组）
大败
(23:16)
格局
DATA TO
RCLK （第3组）
大败
(23:16)
HOLD
DATA TO
RCLK （第3组）
高
三态延迟
低
三态延迟
TRI- STATE到
高
延迟
TRI- STATE到
低
延迟
解串器的延迟
解串器PLL锁定时间
从断电
接收器输入公差
左
条件
（图15）
引脚/频率。
ROUT [7 ：0]的
民
典型值
最大
单位
ns
ns
ns
ns
ns
ns
(0.40)*
(29/56)*t
RCP
t
RCP
(0.40)*
(27/56)*t
RCP
t
RCP
（图15）
ROUT [15：8 ] ，
LOCK
(0.40)*
t
RCP
(0.40)*
t
RCP
0.5*t
RCP
0.5*t
RCP
（图15）
ROUT [ 23:16]
(0.40)*
(27/56)*t
RCP
t
RCP
(0.40)*
(29/56)*t
RCP
t
RCP
（图13）
ROUT [23： 0]，
RCLK ， LOCK
3
3
3
3
10
10
10
10
ns
ns
ns
ns
ns
ms
ms
UI
UI
（图12）
（图14）
（注7,8）
（图16）
（注6 ， 8 ， 10 ）
（图16）
（注6 ， 8 ， 10 ）
RCLK
3兆赫
40 MHZ
3兆赫， 40兆赫
3兆赫， 40兆赫
[4+(3/56)]T [4+(3/56)]T
+5.9
+18.5
5
5
50
50
0.25
0.25
RxIN_TOL_R
接收器输入公差
右
注1 ：
“绝对最大额定值”，表示以后可能会损坏设备的限制，包括不可操作性的设备可靠性和退化
和/或性能。该设备和/或无退化的绝对最大额定值或其他条件以外的那些指示的功能操作
推荐工作条件是不是暗示。推荐工作条件表示条件该设备是功能和
设备不应该超出这样的条件下操作。
注2 ：
根据上市推荐工作条件电气特性表列出了保证的性能规格除非另有修改
或由电气特性条件和/或Notes规定。典型规格仅估计，并不能保证。
注3 ：
典型值代表最可能的参数规范，在VDD = 3.3V ，TA = 25摄氏度，并在推荐工作条件在时间
产品特性并不能保证。
注4 ：
电流进入器件引脚被定义为正。电流输出器件管脚的定义为负。电压参考地，除了视频点播，
ΔVOD ，
VTH和VTL这是差分电压。
注5 ：
当串行输出处于三态，解串器将失去PLL锁定。同步数据传输之前必须发生。
注6 ：
RxIN_TOL是衡量多少相位噪声（抖动）的解串器可在输入数据流中容忍发生比特错误之前。它是一个
在理想的位位置基准测量，请参阅美国国家半导体的AN- 1217的详细信息。
注7 ：
解串器PLL锁定时间（t
DRDL
）可以根据输入的数据模式和在该模式内的转换次数而有所不同。
注8 ：
规范由特性保证，而不是在生产测试。
注9 ：
t
JIT
（ 10E -9 @BER ）指定在TCLK允许的抖动。吨
JIT
不包括在TxOUT_E_O参数。
注10 ：
用户界面 - 单位间隔，相当于一个理想的序列化的数据位宽度。在UI缩放与频率。
注11 ：
图1，图2中， 8 ，12，14
显示一个下降沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注12 ：
图5中， 15
显示一个上升沿数据选通（ TCLK的IN / OUT的RCLK ） 。
注13 ：
TxOUT_E_O由预加重值的影响。
5
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