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DS90UR905Q / DS90UR906Q 5 - 65 MHz的24位彩色FPD -Link的II串行器和解串

2010年5月26日

DS90UR905Q/DS90UR906Q

5 - 65 MHz的24位彩色FPD -Link的II串行器和

解串器

概述

该DS90UR905Q / 906Q芯片组转换并行RGB

视频接口成通过一个高速串行接口

一对。该串行总线方案极大地简化了的系统设

通过消除时钟和数据之间的偏差问题签署，

减少了连接器的引脚的数量，降低了在互连

NECT尺寸，重量和成本，并简化了总的PCB布局。在

此外，内部DC平衡解码用于支持

交流耦合互连。

该DS90UR905Q丝氨酸（串行）嵌入时钟的天平

元代的数据有效载荷和电平转换的信号到高

速度低电压差分信号。多达24个输入是

随着三个视频控制信号串行化。此支持

端口全24位色彩或18位色和6个通用

信号（例如音频I2S）的应用程序。

该DS90UR906Q德（解串器）恢复数据

（RGB）信号和控制信号，并提取从SE-时钟

里亚尔流。它能够锁定到输入数据流

在不使用的训练序列或特殊SYNC的巳

燕鸥，并且不需要参考时钟。一个链接状态

（锁定）输出信号被提供。

串行传输是由用户选择的解的EM优化

phasis ，差分输出电平选择功能，和接收器

均等化。 EMI是通过使用低电压的最小化的昼夜温差

髓鞘信号，接收器的驱动力控制和传播

频谱时钟的兼容性。该德可以被配置

以产生扩频时钟和数据上的并行

输出。

该DS90UR905Q （ SER）提供48引脚LLP和

DS90UR906Q （ DES）的60引脚LLP封装提供。他们

指定在汽车AEC -Q100 2级温

温度范围内的-40 ° C至+ 105°C 。

特点

■

5 - 65 MHz的PCLK支持（ 140 Mbps的 - 1.82 Gbps）的

AC耦合STP连接电缆长达10米

在Ser和辅集成终端

@高速链路BIST模式和报告引脚

可选的I2C兼容的串行控制总线

RGB888 + VS ， HS ， DE支持

掉电模式下的功耗降至最低

1.8V或3.3V LVCMOS兼容的I / O接口

汽车级产品： AEC - Q100 2级合格

>8千伏HBM和ISO 10605 ESD额定值

操作向后兼容模式与旧

发电设备

串行器 - DS90UR905Q

■

RGB888 + VS / HS / DE序列化到1对FPD -Link的II

■

随机函数发生器/加扰 - 直流平衡数据流

■

可选的输出VOD和可调去加重

解串器 - DS90UR906Q

■

快速随机数据锁定;没有参考时钟

■

可调输入接收器均衡

■

LOCK （实时连接状态）报告脚

■

EMI最小化输出并行总线（ SSCG ）

■

输出斜率控制（ OS ）

应用

■

汽车显示了导航

■

汽车显示为娱乐

应用图

30102027

三州

是美国国家半导体公司的注册商标。

2010美国国家半导体公司

301020

www.national.com

DS90UR905Q/DS90UR906Q

方框图

30102028

30102029

www.national.com

DS90UR905Q/DS90UR906Q

订购信息

NSID

DS90UR905QSQE

DS90UR905QSQ

DS90UR905QSQX

DS90UR906QSQE

DS90UR906QSQ

DS90UR906QSQX

包装说明

48引脚的LLP ， 7.0× 7.0 ×0.8毫米，节距为0.5mm

60引脚的LLP ， 9.0× 9.0 ×0.8毫米，节距为0.5mm

QUANTITY

250

1000

2500

250

1000

2000

规格

NOPB

包ID

SQA48A

SQA60B

注：汽车级（Q ），产品采用增强的制造过程和支持过程的汽车市场，

包括缺陷检测方法。可靠性鉴定符合要求和温度等级

在AEC Q100标准定义的。汽车级产品都以字母Q.欲了解更多信息，请访问

http://www.national.com/automotive 。

DS90UR905Q引脚图

30102019

串行器 - DS90UR905Q - 顶视图

www.national.com

DS90UR905Q/DS90UR906Q

DS90UR905Q串行引脚说明

引脚名称

R[7:0]

G[7:0]

B[7:0]

针＃

I / O类型

描述

LVCMOS并行接口

34 ， 33 ， 32 ， 29 ，我， LVCMOS RED并行接口数据输入引脚

28 ， 27 ， 26 ， 25W /下拉（ MSB = 7 ， LSB = 0 ）

42 ， 41 ， 40 ， 39 ，我， LVCMOS绿色并行接口数据输入引脚

38 ， 37 ， 36 35 W /下拉（ MSB = 7 ， LSB = 0 ）

2, 1, 48, 47,

我， LVCMOS BLUE并行接口数据输入引脚

46 ， 45 ， 44 43 W /下拉（ MSB = 7 ， LSB = 0 ）

我， LVCMOS水平同步输入

瓦特/下拉的视频控制信号的脉冲宽度必须为3个PCLK或更长的时间才能被发送时的

控制信号滤波器使能（ CONFIG [ 1 ： 0 ] = 01 ）。有对最小没有限制

当控制信号过滤器被禁用的过渡脉冲（ CONFIG [ 1 ： 0 ] = 00）。信号

被限制为每130个PCLK 2的过渡。

我， LVCMOS垂直同步输入

瓦特/下拉视频控制信号被限制在每130个PCLK 1过渡。因此，最小脉冲宽度

130个PCLK 。

我， LVCMOS数据使能输入

瓦特/下拉的视频控制信号的脉冲宽度必须为3个PCLK或更长的时间才能被发送时的

控制信号滤波器使能（ CONFIG [ 1 ： 0 ] = 01 ）。有对最小没有限制

当控制信号过滤器被禁用的过渡脉冲（ CONFIG [ 1 ： 0 ] = 00）。信号

被限制为每130个PCLK 2的过渡。

我， LVCMOS像素时钟输入

W /下拉锁边通过RFB功能设置。

我， LVCMOS掉电模式输入

W /下拉PDB = 1 ，丝氨酸启用（正常工作）。

请参考应用信息部分“户户通电要求和PDB针” 。

PDB = 0 ，丝氨酸被断电

当丝氨酸处于掉电状态时，所述驱动器输出（DOUT +/- ）都是逻辑高时，

PLL被关闭， IDD最小化。控制寄存器进行

复位。

我， LVCMOS差分驱动器输出电压选择 - 引脚或寄存器控制

W /下拉VODSEL = 1 ， LVDS视频点播为± 420 mV时， 840 MVP -P （典型值） - 长电缆/德-E的应用

VODSEL = 0 ， LVDS视频点播为280毫伏， 560 MVP -P （典型值）

I，模拟

W /拉

去加重控制 - 引脚或寄存器控制

德EMPH =开（浮） - 禁用

为了使去加重，通过寄存器从这个引脚配合的电阻到GND或控制。

SEE

表4 。

PCLK

控制和配置

PDB

VODSEL

DE- EMPH

RFB

我， LVCMOS像素时钟输入锁存边沿选择 - 引脚或寄存器控制

瓦特/下拉RFB = 1，并行接口的数据和控制信号被锁存时钟上升沿。

RFB = 0，并行接口的数据和控制信号被锁存时钟下降沿。

我， LVCMOS操作模式 - 引脚或寄存器控制

瓦特/下拉确定DS90UR905的操作模式和接口装置。

CONFIG [ 1 ： 0 ] = 00 ：接口来DS90UR906 ，控制信号滤波器无效

CONFIG [ 1 ： 0 ] = 01 ：接口来DS90UR906 ，控制信号使能滤波器

CONFIG [1：0 ] = 10 ：接口至DS90UR124 ， DS99R124

CONFIG [1： 0] = 11：接口至DS90C124

I，模拟

我， LVCMOS

串行控制总线的设备ID地址选择 - 可选

接地电阻和10 kΩ的上拉至1.8V的电源轨。看

表13 。

串行控制总线时钟输入 - 可选

SCL需要一个外部上拉电阻到V

DDIO

CONFIG

[1:0]

13, 12

ID [ X]

SCL

SDA

I / O ， LVCMOS串行控制总线数据输入/输出 - 可选

漏极开路SDA需要一个外部上拉电阻V

DDIO

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DS90UR905Q/DS90UR906Q

引脚名称

BISTEn

针＃

I / O类型

描述

我， LVCMOS BIST模式 - 可选

瓦特/下拉BISTEN = 1， BIST使能

BISTEN = 0 ， BIST被禁用

我， LVCMOS

- 配合低

瓦特/下拉

O， LVDS

真正的输出。

输出必须是交流耦合通过一个100 nF的电容。

反相输出。

输出必须是交流耦合通过一个100 nF的电容。

逻辑电源， 1.8 V± 5 ％

PLL电源， 1.8 V± 5 ％

TX高速逻辑电源， 1.8 V± 5 ％

输出驱动器电源， 1.8 V± 5 ％

LVCMOS I / O电源，

1.8 V± 5％或3.3 V± 10 ％

DAP是大的金属接触的底侧上，位于该事务所的中心

封装。

连接到接地平面

（GND）的具有至少9的通孔。

RES [2 ：0]的

18, 16, 15

FPD -Link的II串行接口

DOUT +

DOUT-

电源和接地

VDDL

VDDP

VDDHS

VDDTX

VDDIO

GND

DAP

动力

地

注： 1 = HIGH ， 0 L =低

在VDD （V

DDN

和V

DDIO

）供应坡道应大于1.5毫秒单调上升较快。如果再慢1.5毫秒，然后电容器

在需要的PDB引脚，以确保PDB到达后，所有的VDD纷纷落户到推荐的工作电压。