DS90CP04
引脚说明
针
名字
IN1+
IN1
IN2+
IN2
IN3+
IN3
IN4+
IN4
OUT1+
OUT1
OUT2+
OUT2
OUT3+
OUT3
OUT4+
OUT4
SCLK
针
数
16
15
14
13
12
11
10
9
25
26
27
28
29
30
31
32
6
I / O类型
描述
差分输入对所有MUXES
我， LVDS
我， LVDS
我， LVDS
我， LVDS
反相和非反相的差分输入。
反相和非反相的差分输入。
反相和非反相的差分输入。
反相和非反相的差分输入。
SWITCHED差分输出
O， LVDS
O， LVDS
O， LVDS
O， LVDS
反相和非反相的差分输出。 OUT1 ±可以连接到任何一对
± IN1 ，IN2 ± ， ± IN3 ， IN4或±
反相和非反相的差分输出。 OUT2 ±可以连接到任何一对
± IN1 ，IN2 ± ， ± IN3 ， IN4或±
反相和非反相的差分输出。 OUT3 ±可以连接到任何一对
± IN1 ，IN2 ± ， ± IN3 ， IN4或
反相和非反相的差分输出。 OUT4 ±可以连接到任何一对
± IN1 ，IN2 ± ， ± IN3 ， IN4或±
控制时钟的编程数据在SI锁存器。 SCLK可以是0兆赫至100兆赫。 SCLK
应突发的时钟脉冲活性仅在访问设备的。完成后
编程的，SCLK应保持在逻辑低，以最小化潜在的噪声注入
入高速差分数据路径。
编程数据来选择交换机配置。数据被锁存到输入缓冲器
寄存器在SCLK的上升沿。
编程数据来选择交换机配置。
用MODE低，控制数据被移出的CSO （ RSO）级联到下一个设备
在串行链中。在CSO （RSO ），该控制数据是相同的，移动中的SI与
除了设备的列（行）地址递减通过内部1
前传播到下一个设备链中。 CSO （ RSO ）的同步输出，在上升
SCLK的边缘。
用MODE低，这些引脚可以作为从SCLK缓冲控制时钟。 CSCLK
（ RSCLK ）用于级联的串行控制总线的下一个设备的串行链路。
当LOAD为高和SCLK使得LH的过渡，所述装置将所述
在负载编程数据寄存器到寄存器配置。新的交换机
配置所有输出生效。 LOAD需要保持较高的只有一个SCLK
周期完成的过程中，保持高负荷不再重复转移到
CON组fi guration寄存器。
当模式为低时， SCLK为活性和缓冲的SCLK信号出现在
CLKOUT输出。当模式为高电平时， SCLK信号是来自寄存器耦合和
状态机内部。内部寄存器将会看到一个低电平信号，直到模式是
再次拉低。
V
DD
= 2.5V ±5％。至少4个低ESR 0.01 μF旁路电容应连接
V
DD
到GND平面。
接地参考LVDS和CMOS电路。
DAP是裸露的金属接触在LPP -32封装的底面。民主行动党是用来
作为主要的GND连接到设备。它应该连接到接地平面
具有至少4的通孔以获得最佳的AC性能和热性能。
数字控制接口
我， LVCMOS
SI / SEL1
SEL0
CSO
RSO
7
5
18
2
我， LVCMOS
我， LVCMOS
O， LVCMOS
CSCLK
RSCLK
负载
19
3
22
O， LVCMOS
我， LVCMOS
模式
23
我， LVCMOS
动力
V
DD
GND
1, 8, 17, 24
4, 20, 21,
DAP
一，电源
一，电源
3
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