DP8520A DP8521A DP8522A可编程microCMOS
256K 1M 4M显存控制器驱动程序
初步
1992年5月
DP8520A DP8521A DP8522A可编程microCMOS
256K 1M 4M显存控制器驱动程序
概述
该DP8520A 21A 22A显存控制器提供
视频RAM和所有的低成本的单芯片接口
8位16位和32位系统的DP8520A 21A 22A gener-
吃了所有必要的访问控制信号时序VRAMs
片上刷新请求时钟自动使用
刷新VRAM阵列刷新和访问是arbi-
致力于芯片如有需要等待或DTACK输出IN-
serts等待状态进入系统的访问周期，包括爆
模式访问期间刷新和RAS RAS低的时间
刷新后的预充电时间和背靠背的访问
通过等待的插入，保证规定另行
速度的片上预充电柜每个RAS输出可
可用于内存交错，以避免延迟回
回访问由于预充电的附加特征
该DP8522A是两个接入端口，以简化双访问 -
荷兰国际集团之间的仲裁，这些端口和刷新完成对
芯片
控制
DP8520A
DP8521A
DP8522A
针脚数
（ PLCC ）
68
68
84
地址
输出
9
10
11
特点
Y
Y
Y
Y
Y
Y
Y
Y
Y
片上高精度延时线，以保证关键
VRAM访问时序参数
microCMOS过程为低功耗
高电容驱动程序RAS CAS DT OE和
芯片VRAM地址
对四位页面和静态列芯片的支持
VRAMs
字节使能片上信号允许字节写入一个字
规模达16位，没有外部逻辑
选择控制器的速度20 MHz和25 MHz的
在船上端口A端口B （ DP8522A只）刷新仲裁
化逻辑
直接接口到所有主要的微处理器（应用
可用笔记）
4 RAS和CAS 4驱动器（ RAS和CAS的配置
化可编程）
直接驱动
内存
容量
4字节
16兆字节
64兆字节
ACCESS
端口
可用的
单端口的访问
单端口的访问
双接入端口（ A和B）
最大
VRAM
可能
256千
1兆位
4兆位
框图
DP8520A 21A 22A显存控制器
TL F 9338 -5
图1
TRI- STATE是美国国家半导体公司的注册商标。
PAL是一个注册商标，并从单片存储器公司授权使用
C
1995年全国半导体公司
TL F 9338
RRD - B30M105印制在U S A
目录
1 0引言
2 0信号说明
2 1地址R W和编程信号
2 2 VRAM控制信号
2 3刷新信号
2 4端口A的接入信号
2 5端口B接入信号（ DP8522A ）
2 6常见的双端口信号（ DP8522A ）
2 7电源信号和电容输入
2 8时钟输入
3 0 A端口接入方式
3 1访问模式0
3 2访问模式1
4 0刷新选项
4 1刷新控制模式
4 1 1内部自动刷新
4 1 2外部控制的突发刷新
4 1 3刷新请求应答
4 2刷新周期类型
4 2 1现有刷新
4 2 2交错刷新
4 2 3错误洗涤刷新
4 3延长刷新
4 4清理刷新地址计数器
4清除刷新请求时钟
5 0端口等待状态支持
5 1 WAIT类型输出
5 2 DTACK类型输出
为VRAM传送周期5 3等待国家支持
5 4动态增加等待状态的数目
5是保障RAS低电平时间和RAS预充电
时间
6 0 DP8520A 21A 22A显存支持
6 1支持VRAM传送周期
6 2支持通过端口A VRAM存取周期
16 0功能之间的差异
DP8520A 21A 22A及DP8520 21 22
17 0 DP8520A 21A 22A用户提示
18 0说明一个DP8522A DP8500的
系统接口
7 0额外访问支持功能
7 1地址锁存器和列递增
7 2地址流水线
7月3 CAS延时期间写访问
8 0 RAS和CAS配置模式
8 1字节写作
8 2内存交错
8月3地址流水线
8 4错误洗涤
8 5页突发模式
9 0编程和重置
9 1模式只加载编程
9 2片选访问编程
9 3外部复位
编程位的9 4定义
10 0 TEST MODE
11 0 VRAM关键时序选项
吨的11 1的编程值
RAH
和T
ASC
吨11 2计算
RAH
和T
ASC
12 0 DUAL通达（ DP8522A ）
12 1 B端口访问模式
12 2端口B等待国家支持
12 3常用端口A和端口B的双端口功能
12 3 1 GRANTB输出
12 3 2 LOCK输入
13 0绝对最大额定值
14 0 DC电气特性
15 0 AC时序参数
2
1 0引言
该DP8520A 21A 22A是CMOS显存控制器
结合了许多先进的功能，包括钙
地址锁存器pabilities刷新计数器刷新时钟
行列，并刷新地址多路延时线重
新鲜访问VRAM传输周期仲裁逻辑和
高电容驱动程序的可编程系统接口
允许任何制造商的微处理器或总线直接
通过DP8520A 21A 22A接口，显存阵列最多
64 M字节
通电时DP8520A 21A 22A后必须先亲
访问VRAM编程之前，该芯片是亲
编程通过地址总线
有编程的芯片的两种方法的第一
方法模式的负载仅由断言来实现
信号模式的负载ML有效的编程选择是预
sented的行列银行， ECAS然后输入ML
被否定。当ML是否定的芯片进行编程
与在地址总线上的有效编程的位
第二种方法中的芯片选择的访问完成
通过置ML和执行芯片选择访问
当CS和AREQ被认定为访问该芯片是
程序在此程序访问亲
影响等待逻辑编程位生效im-
的治疗中，允许访问终止AC-后
塞斯ML被否定和编程位，其余
生效
一旦DP8520A 21A 22A已被编程的
60毫秒的初始化期间被输入在这段时间内
DP8520A 21A 22A控制器进行刷新到
VRAM数组，以便进一步VRAM预热周期是不必要
萨利
该DP8520A 21A 22A现在可以用来访问
VRAM中有访问与控制 - 的两种模式
LER两种模式模式0，启动RAS同步
chronously和模式1 ，它启动RAS asynchronous-
ly
访问使用模式0 VRAM的信号ALE为AS-i
与CS牢固插入沿，以确保有效的VRAM访问ALE
断言套内部的锁存电路，只需要进行脉冲
而不是在整个访问在接下来的利培举行
荷兰国际集团的时钟边沿锁存器设置后， RAS将被置
为访问DP8520A 21A 22A将会把该行
在VRAM地址总线上解决保证亲
的VRAM的行地址保持时间编程值
放置在VRAM上的地址总线瓜尔列地址
antee的列地址设置时间设定值
并断言CAS AREQ可以随时随地后断言
它开始进入时钟边沿RAS RAS和CAS会
延长至AREQ被否定
其它接入模式模式1是异步的
时钟在ADS是断言RAS断言的
DP8520A 21A 22A将放置在该行地址
VRAM地址总线保证的设定值
行地址保持时间放置在列地址
VRAM地址总线保证的设定值
列地址设置时间，并断言CAS AREQ可
捆绑广告或可ADS后置为有效AREQ
否定将终止访问
该DP8520A 21A 22A还提供了全面的支持
VRAM传输周期要开始循环输入
AVSRLRQ高级视频移位寄存器加载请求是
断言，必须先输入VSRL视频移位
注册了足够的CLK周期负荷的认定，以瓜拉尼
开球正在进行的任何接入或待刷新就可以完成
VSRL的认定会导致DT OE转变低立即释放
LY都VSRL和DT OE RAS和CAS AS-之前断言
SERT的传输周期由DT OE否定结束
这是由于无论是VSRL否定或四上涨
从VSRL的认定CLK的边缘以先到者为准
该DP8520A 21A 22A ，极大地扩大了刷新钙
pabilities相比其他的VRAM控制器有
清爽可用这些模式三种模式间
最终自动刷新外部控制突发重
freshing和刷新请求承认任何清爽
这些模式可以一起或分开使用
达到理想的效果。在这些的任意组合
模式ECAS0的编程决定使用
在编程过程中的RFIP （ RFRQ ）引脚ECAS0断言
导致此引脚用作RFIP这将只是断言
前一刷新周期和将否定时刷新
在编程过程中完成的原因否定ECAS0
这个引脚的功能RFRQ这表示内部
当断言刷新请求
当使用内部自动刷新DP8520A
21A 22A将产生从所述内部刷新请求
刷新请求时钟DP8520A 21A 22A将仲裁
刷新请求之间并访问的假设
接入是当前没有正在进行的DP8520A 21A 22A
将授予刷新断言RFIP如果编程和对
下一个时钟上升沿清爽的开始。如果一个接入
一直在进步的刷新将访问后开始
已经终止
要使用外部控制的突发刷新用户禁用
通过触发输入的内部刷新请求
DISRFRSH刷新，现在可以通过外部请求
断言输入RFSH的DP8520A 21A 22A将arbi-
外部刷新请求和访问之间trate
假设接入是当前没有正在进行的
如果亲DP8520A 21A 22A将授予刷新断言RFIP
编程和下一个时钟上升沿清爽
将开始如果访问已在进行中的刷新
将发生的访问已终止后
有了刷新请求确认模式的DP8520A
21A 22A广播的内部刷新请求的系
通过RFRQ输出引脚的外部电路TEM DE-可以
termine当通过RFSH输入刷新的VRAM
该控制器有三种类型的可提神
传统的交错和错误洗刷任何刷新
控制方式可以与任何类型的刷新。在一个使用
常规的刷新所有的RAS输出将被置
和抵消一次交错刷新RAS输出
看跌期权将被置1时钟上升沿除了错误
洗涤是相同的，除了常规的刷新
CAS将刷新使系统中被断言
通过EDAC芯片运行数据，并把它写回
存储器是否已发生的单个位错误的刷新
可扩展通过扩展REFRESH输入
EXTNDRF
该DP8520A 21A 22A有等待的支持可作为
DTACK或等待两者都是可编程的数据DTACK
传输确认是处理器的等待有用
信号的处理器，其活性高等待是非常有用的
3
1 0引言
（续）
等待信号为低电平有效的用户可以选择在亲
编程这些信号被用来由片上arbitor到
插入等待状态，以保证与AC-仲裁
流程和刷新或预充电两种信号都不知疲倦
访问模式的悬垂选择
DTACK将断言的时钟边缘设定的号码
从启动该访问RAS的DTACK将成为事件
当访问由AREQ感终止否定
否定DTACK还可以通过编程来切换与
在连拍模式下页面的访问ECAS输入
的访问开始时等待是断言（ ALE和
CS或ADS和CS），并且将否定一个数字时钟的
从开始进入RAS事件后边缘
等待是否定它会留否定，直到下一次的访问
WAIT还可以通过编程来切换与ECAS输入
在突发网页模式访问
这两个信号可以被动态地通过进一步延迟
倒底信号到DP8520A 21A 22A
该DP8520A 21A 22A已经习惯了地址锁存器
锁存器的存储单元行和列地址的输入，一旦
地址锁存列增量功能可用于
递增的列地址的地址锁存器可以
也可以通过编程将告吹
在RAS和CAS驱动程序可以被配置为驱动一个
两个或四个组存储器阵列高达32位宽度的
2 ECAS信号可以被用来选择1双
字节写CAS驱动程序与系无外部逻辑
统具有高达16比特的字长度
当超过配置DP8520A 21A 22A
一家银行内存交错可通过绑
低位地址位的银行选择线B0和B1
连续的背靠背的访问不会被推迟，因为
在DP8520A 21A 22A具有独立的预充电柜
每家银行的DP8520A 21A 22A能够perform-
荷兰国际集团地址流水线在地址流水线的DP8520A
21A 22A保证了列地址保持时间和
开关的内部多路复用器放置在该行地址
地址总线此时到另一个存储器访问
另一家银行可以开展
该DP8522A有前面提到的所有功能
不像DP8520A 21A的DP8522A具有第二端口
以允许一个第二CPU访问存储器阵列本
口B口有两个控制信号，使CPU能够AC-
CESS VRAM的阵列，这些信号是用于接入请求
端口B AREQB和先进的传输确认为
端口B ATACKB另外两个信号由两个端口A
和端口B的双接入目的的信号
锁定锁定并授予端口B GRANTB所有仲裁
两个端口和刷新由DP8522A完成片上
通过等待状态的插入。由于DP8522A有
只有一个输入地址总线的地址线必须
多路复用外部信号GRANTB可用于
因为这个目的是断言时，端口B访问
VRAM的阵列和否定时，端口A可以访问
VRAM的阵列一旦端口可以访问该阵列的另一
端口可以是'锁定''通过触发输入锁
当使能时所使用的端口B AREQB索要
当断言访问ATACKB意味着接入RAS
已经断言为所请求的端口B连接到US-
荷兰国际集团ATACKB用户可以生成适当的等待或
DTACK像信号的端口B的CPU
下面，说明在本数据所使用的术语
表术语否定，并声称使用断言
指的是一个'真'的信号。因此' ECAS0断言' '的意思
该ECAS0输入处于逻辑0的术语'' COLINC assert-
编''是指COLINC输入为逻辑1术语negat-
ED是指一个'假'的信号。因此' ECAS0否定''
指ECAS0输入为逻辑1的术语' COLINC
否定' '是指在输入COLINC处于逻辑0的表
如下图所示澄清这个术语
信号
高电平有效
高电平有效
低电平有效
低电平有效
行动
断言
否定
断言
否定
逻辑电平
高
低
低
高
4
连接图
TL F 9338 - 2
顶视图
图2
订单号DP8520AV -20或DP8520AV -25
见NS包装数V68A
5
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