【DP84910 （ -36 -50 ）集成读取通道1994年10月DP84910 （ -36 -50】,IC型号DP84910VHG-36,DP84910VHG-36 PDF资料,DP84910VHG-36经销商,ic,电子元器件-51电子网

DP84910 （ -36 -50 ）集成读取通道

1994年10月

DP84910 （ -36 -50 ）

集成的读取通道

概述

的DP84910集成了硬盘的大部分功能

读取通道电子到一个单一5V芯片它其纳入

率脉冲伺服检测器可编程的集成

信道过滤数据同步的频率合成器

和一个串行端口接口的芯片从接收数据

阅读前置过滤器和峰值检测读取脉冲

对数据和嵌入的伺服信息和resyn-

与系统时钟chronizes数据

该DP84910在两个版本DP84910VHG -36可

和DP84910VHG -50的DP84910VHG -36被规定为

工作在7 5兆位秒的数据速率范围

36兆比特每秒的其他版本DP84910VHG - 50将OP-

中心提供全方位超过13 7兆位每秒50兆比特数据速率范围

美国证券交易委员会

这个装置是专为解决划数据

速率的应用与控制寄存器A信道滤波器SE-

lectable截止频率及均衡设置导通

芯片这省去了多个外部通道

过滤器，并允许在选择具有更大的灵活性

带频率的频率合成器提供了岑

器的频率信息对数据同步和一个

可变频率的写入时钟，无需进行任何摘

芯片频率设定组件或数模转换器

一个四银行控制寄存器包含控制区划

操作和配置常规芯片的功能在V

加电时，芯片自我配置通过预先设定的所有位

控制寄存器，以预定的运行条件设置

系统蒸发散

独立的电源下控制所有的主要模块

在芯片内，通过3位的控制提供

（ SYNC PWR DN

STH PWR DN

和

PD PWR DN ）来管理电源消耗额外

化两个引脚（休眠和空闲SERVO ）可用来

控制电源管理的休眠模式引脚（ SLEEP ）

下来的芯片上的所有电路，包括权力的控制

登记在该模式下的最大电源电流是

2毫安控制寄存器的数据必须重新输入时，

退出此模式的空闲伺服模式引脚（ IDLE SERVO ）

切换闲置和伺服模式在与设备

空闲模式下仅在控制寄存器中，脉冲检测器偏压

荷兰国际集团所需的电路，快速恢复活跃在

伺服模式所需的伺服脉冲检测部

检测的活跃，以及控制寄存器较少

超过15

是必需的脉冲检测器，以从恢复

空闲状态的控制寄存器的数据不会丢失，当

该引脚电平翻转的引脚可以快速切换（

女士）

实现平均功耗节省和意志

保持读写头在轨道十七电力和

提供接地引脚以分离的主要功能块

并允许独立的供电电压滤波以此可

hancing噪声抗扰度

（续）

TL F 11777 - 1

图1 DP84910在一个典型的磁盘驱动器系统

微丝

是美国国家半导体公司的商标。

1996年美国国家半导体公司

TL F 11777

RRD - B30M116印制在U S A

HTTP

WWW国家COM

概述

（续）

脉冲检测部检测出模拟的峰值

从读前置放大器的脉冲，并将它们转换到digi-

TAL脉冲，其前沿代表的时间位置

模拟脉冲“峰为了不解释噪音

在基线上作为输入数据的滞后被包括在

对于一个数据字段滞后电平被设定在SETHYSD销

而对于一个伺服字段中的滞后电平被设定在

SETHYSS引脚上的第三只脚（元数），用于选择BE-

吐温这两个层面滞后这允许

不同的滞后水平的，这两个字段的设置的

数据字段滞后水平也可选择在8个步骤

通过控制寄存器（ HYS VTH0 - HYS位

VTH2 ）与水平定在SETHYSD引脚的名义

价值

脉冲检测器部分包括一个自动增益CON-

控制（AGC）电路，其归一化的模拟数据信号，以

恒定幅度AGC的响应部分是

通过该器件的引脚1 （ VAGCIN ）来控制两个

VAGCIN销（ VAGCIND VAGCINS ）被设置成使得

不同的电容值可以被选择为提供differ-

数据和伺服字段信息耳鼻喉科AGC时间常数

这些引脚电容器之间的开关被控制

由元数针伺服控制寄存器的位可恩

能（或禁止）的元数引脚的控制能力

均衡提供给芯片上的信道数量滤波器

器启用的元数引脚的状态选择BE-

吐温两组控制寄存器位（ EQ0 EQ1 EQ2

和SERVO EQ0 SERVO EQ1 SERVO EQ2 ），这

可以分别确定均衡provid-的量

编辑此功能允许为渠道的调整

在伺服字段滤波器带宽。因此在信道滤波器可以

有在伺服字段和数据字段的不同带宽

所述脉冲检测部具有延迟的低阻抗

开关处的增益控制放大器输入端（ AMPIN1 AM-

PIN2 ），其允许从写入模式快速恢复

的延迟量（或者1 7

3或4

女士）

走出

低阻抗模式可选择通过在一个位

控制寄存器（ SLOW ）的模式不敏感的快速respond-

ING AGC电路（带锁定功能），可以快速的头

切换沉降和嵌入式伺服正常化选择 -

能够延迟（四个步骤）中的资格的信道沿

用' '查看内部信号'模式允许定时和

限定通道被最佳比四门

伺服检测器结合了正交恢复

嵌入伺服信息的四个高峰期检测val-

的UE可在伺服输出电容

（ SCAP1 -4 ）提供了两种不同的伺服放大器

每个差分放大器的输出（ DIFFAMP1 2 ）提供

两个伺服峰值检波器之间的差值

为中心的外部基准电压（ VDIFF ）

信道滤波器部分是一个七极0 05度误差

等于纹波过滤器它利用脉冲科斯特减肥技

NIQUE相似，所采用的DP8491 92

集成的读通道器件脉冲的量slim-

明是在8级控制寄存器可选择多达马克西

的9分贝从基频然而，其带宽测量的母亲

宽度的滤波器的从由XTLIN频率导出

此时

3分贝频率是通过7位中可选择的

控制寄存器（ FILT 3分贝0 - FILT 3分贝6 ）

数据同步部分采用了零相位

启动（ ZPS ）和数字控制窗口频闪功能

压控振荡器（VCO）是完全集成

无需外部元件，并提供了大量镝

必要划数据速率应用动力学范围

数据窗口是基于精确的VCO工作周期对称

13655 （对比于延迟线基于定心）的内部

硅延迟线用于建立相器再

跟踪角度自动跟踪划数据记录的数据

速度改变电荷泵输出（ CPO ）和电压

压控振荡器输入（ VCOI ）被提供作为单独的

销允许充足的设计灵活性，在外部循环

滤波器的频率锁定可在同步的范围内采用

nization场电荷泵（相位检测器）的增益可

选将保持不变或改变或者通过一个因子

两个或四个通过电荷泵增益引脚指示

（ CPGAIN ）和控制寄存器位（ CPRATIO ）

能够产生的频率合成器部

从单个外部基准大量的频率

ENCE源产生的写时钟和参考频

率进行同步这部分包括一个相

锁相环（PLL ）具有可选择的分频器在输入口

并在其反馈回路中的分频器的值是

控制寄存器内由两个控制字的控制

用户可以完全控制这两个输入端（ 5位字

PDATA6 - PDATA10 ）和反馈（ 6位字PDATA0 -

PDATA5 ）分选的反馈分频器有一个EX-

相比之前的NSC茶位时，综合阅读

信道电路，以提高频率的分辨率设定

婷所有除RC回路合成器中块

过滤器完全集成的回路滤波器位于外部

该芯片使用户完全控制锁相环

循环的动力

该器件采用80引脚12毫米X 12毫米PQFP

封装，工作落单的

5V电源

特点

工作在NRZ数据速率高达50兆每秒（ equiv-

alent 2 3（1 7）代码的数据速率）

采用单

5V电源

多种省电模式下可用专用

休眠和空闲SERVO掉电引脚

睡眠模式包括其中I

2毫安最大

直接解决分区的数据记录要求

具有可选的均衡综合信道滤波器

和带宽消除了多个外部过滤器元素

MENTS

芯片完全集成的频率合成器亲

韦迪写入时钟和中心频率的同步

chronizer

在脉冲DE-可选择的延时开关阻抗（钳）

tector输入用于从所述写入模式快速恢复

模式不敏感快速AGC的快速开关头设定

tling和嵌入式伺服正常化

内置AGC举行的嵌入式伺服

两个AGC控制电压引脚提供一个用于伺服

字段和一个用于数据字段

四门探测器正交嵌入伺服

信息

两个伺服差动放大器芯片

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特点

（续）

规定的伺服参考电压输入昼夜温差

ference放大器

两个可选择的滞环控制引脚提供的一个

对于伺服字段和一个用于数据字段

数据字段的滞后程度的控制寄存器进行选择

在八步

写门断言逻辑极性控制寄存器

可选

为不同的信道滤波器功能频带 -

宽度为伺服和数据字段的使用动态更改

没有稳定的问题

可选择资质通道延时

双增益同步器无需外部或内部

中心频率设置组件的外部调整

ments或精密零件

数字控制的同步器窗口选通

零相位同步启动锁定获取

两个端口的同步锁相环滤波

为2T 3T或同步频率锁定选项

场（序言）

TTL兼容的输入和输出

芯片通过串行端口接口配置

总体框图

TL F 11777 - 2

图2

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接线图

记

不作任何外部连接到NSC测试引脚

TL F 11777 - 3

订单号DP84910VHG - 36或DP84910VHG -50

见NS包装数VHG80A

科幻gure 3

引脚德网络nitions

针

电源和接地引脚

17 18 20

输入传至输出缓冲器电源电压（ BVCC ）

10%

输入输出缓冲地（ BGND ）

PLL数字电源电压（ DVCC ）

10%

PLL数字地（ DGND ）

脉冲检测器数字电源电压（ PDVCC ）

10%

脉冲检测器数字地（ PDGND ）

描述

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引脚德网络nitions

（续）

针

电源和接地引脚

（续）

脉冲检测器模拟电源电压（处PAVcc ）

10%

脉冲检测器模拟地（ PAGND ）

过滤器模拟电源电压（ FVCC ）

10%

FILTER模拟地（ FGND ）

同步器PLL模拟电源电压（ SYCVCC ）

10%

同步器PLL模拟地（ SYCGND ）

合成器PLL模拟电源电压（ STHVCC ）

10%

合成器PLL模拟地（ STHGND ）

描述

TTL电平逻辑引脚

写选通输入（ WG ）

此销从控制器的逻辑极性接收写模式控制输入信号

对于WG断言通过控制寄存器中的位是可选的（反WG银行（ 1 ）第5位）， WG是低电平有效，如果控制

寄存器位被设置为反转（反WG

1 ）当工作组是活动的脉冲检测器输入（ AMPIN1和AMPIN2 ）是

在低阻抗状态下保持和puIse检测器的自动增益控制是在保持模式下没有

建立或保持对工作组定时限制启用或禁用

空闲SERVO BAR掉电输入（ IDLE SERVO ）

此输入控制伺服检测的电源状态

电路在所述脉冲检测器时高（空闲模式）该管脚掉电所有脉冲检测电路，除用于偏压

必要的电路进行快速恢复（

女士）

在这种模式下低时（伺服模式）上的电路，该引脚的权力

有必要在puIse检测伺服信息检测同步器和合成器的功率不受影响

这个引脚上的controI注册功率也不受IDLE伺服引脚，但其输入缓冲区的控制

寄存器的输入的只是开机时空闲SERVO引脚为低电平因此controI寄存器不能被加载

当空闲伺服引脚为高电平的controI寄存器的内容不影响空闲伺服的状态

针

睡眠BAR掉电输入（ SLEEP ）

此低电平有效输入功率下AIL电路芯片控制的

寄存器断电在此模式下因此不保留其信息控制寄存器认为大概最快重置为

当退出睡眠模式，在睡眠模式下的最大电源电流的初始上电条件是2毫安

控制寄存器锁存器换档杆INPUT （ CRL S）

在此输入逻辑低电平使控制

寄存器时钟输入端通过控制寄存器的数据输入数据转移到控制寄存器的移位寄存器

正转换锁存器中的数据到锁存器的寻址银行和发出的信息，以适当的

电路器件内为减小功耗此引脚应保持在逻辑高电平状态时除外

数据移位到控制寄存器中的休眠和空闲SERVO引脚必须被禁用（ SLEEP

高，

IDLE SERVO

低），以便将数据转移到控制寄存器

控制寄存器数据输入（ CRD ）

ControI登记数据输入

控制寄存器时钟输入（ CRC ）

正边沿有效控制寄存器时钟输入

频率锁定控制栏输入（ FLC ）

这使得输入或在禁用频率锁定功能

读操作它没有效果时，读门被禁用频率锁定，将自动采用了全

时间读门的持续时间被禁用，这个输入的电平无关。当读门被取到一个逻辑

高的水平，而FLC处于逻辑低电平（频率锁定使能）的PLL被强制锁定到图像频率

在控制寄存器中选择的（2T或3T的同步字段）（ PREAM 2T银行（ 11）第4位）当FLC被取到一个逻辑高

平的频率锁定操作被终止，并且在PLL采用脉冲栅极，以适应随机磁盘数据

模式没有建立或保持对FLC的正向过渡时间限制

前言检测到的输出（ PDT ）

按以下顺序后，该输出发出一个逻辑高电平状态

使读门的完成零相起动序列和大约16的检测

对2T 3T或前导序列脉冲继前导检测该输出锁存保持高电平，直到读

门处于关闭状态，该输出将处于逻辑低状态时读门处于非活动状态（低）

读选通输入（ RG ）

此输入由控制器接收到读模式控制输入信号高有效的

读操作有没有建立或保持时间上的限制， RG启用或禁用

延时线路输出（ DLO ）

编码此低电平集电极开路输出引脚发出读延迟数据（ ERD ）

在输入到同步锁存延时线所选择的值通过查看这个信号的相位，用户可以

直接查看窗口的移动量作为控制寄存器的选通位被改变

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