DAC34H84
www.ti.com
SLAS751B
–
2011年3月
–
修订2011年9月
四通道， 16位， 1.25 GSPS数位类比转换器（ DAC ）
检查样品：
DAC34H84
1
特点
超低功耗：在1.25 GSPS 1.4 W功率
多DAC同步
可选择2倍，4倍，8倍， 16倍插值滤波器
–
阻带衰减
＆ GT ;
90 dBc的
灵活的片上复混频
–
两个独立的精细调音台具有32位
士官
–
省电粗搅拌机：
±
n×Fs/8
高性能，低抖动时钟
乘法PLL
数字I和Q校正
–
增益，相位偏移和群时延
更正
数字反sinc滤波器
32位DDR LVDS灵活的输入数据总线
–
8采样输入FIFO
–
支持数据传输速率高达625 MSPS
–
数据模式CHECKER
–
奇偶校验
温度传感器
差分输出可扩展性： 10mA至30毫安
196球， 12x12mm BGA （ GREEN /无铅）
描述
该DAC34H84是一个非常低功耗，高动态
范围内，
四通道
16-bit
数字 - 模拟
转换器（DAC ）与采样率高达1.25
GSPS 。
该器件包含的功能，简化设计
复杂的传输架构： 2倍至16倍数码
与内插滤波器在90阻带的分贝
衰减简化数据接口和
重建滤波器。独立复杂的搅拌机
允许灵活的载波位置。高性能
低抖动时钟倍频器简化的时钟
设备，而无需对动态显著影响
范围内。数字正交调制器校正
（ QMC ），可用于增益完整的IQ补偿，
偏移，信道之间的相位和群延迟
直接上变频的应用程序。
数字数据被输入到该装置，通过一个32位的
广LVDS数据总线，带有片上端接。该
宽总线允许非常高的处理
带宽的信号。该装置包括一个FIFO ，数据
图形检查器和奇偶校验测试，以缓解输入
界面。
该
接口
还
允许
满
多个设备的同步。
该装置的特点是操作过
的整个工业温度范围内
–40°C
至85℃
并且是在一个196 -球， 12x12mm ， 0.8mm间距可
BGA封装。
该DAC34H84非常低功耗，高带宽
支持，优越的串扰，高动态范围和
特点是非常适合于下一代
通信系统。
应用
蜂窝基站
分集发射
宽带通信
间距
间距
间距
间距
间距
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
1
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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–
修订2011年9月
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引脚功能
针
名字
AVDD
号
D10 ， E11 ，
F11 ， G11 ，
H11 ， J11 ，
K11 ， L10
N12
H12
C12 ， K12
A7, A6, A5,
A4, A3, A2,
A 1 ，C 4， C 2，
D 4， D 2 ，E4
E 2， F 4 ，F 2 ，
G4
B7, B6, B5,
B4, B3, B2,
B1， C3 ，C1
D 3 ，D 1 ，E3
E 1， F 3 ， F 1，
G3
H4， J4 ，J2
K4 ，K2 ，L4
L 2 ，M 4 ，M 2，
N1, N2, N3,
N4, N5, N6,
N7
H3 ，J3， J1，
K3， K1 ，L3
L 1， M 3， M 1，
P1, P2, P3,
P4, P5, P6,
P7
A12
A11
D9 ， E9 ， E10 ，
F10 ， G10 ，
H10 ， J10 ，
K10 ， K9 ， L9
G2
G1
E5, E6, E7,
F5 ， J5 ， K5 ，
K6, K7
G12
I / O
描述
I
模拟电源电压。 （ 3.3 V ）
CMOS输出的报警状态。报警输出功能是通过定义
config7
注册。默认极性是活性高，但通过可变为低电平
CONFIG0 alarm_out_pol
控制位。
满量程输出电流偏置。对于30毫安满量程输出电流， 1.28kΩ接地。变化
满量程输出电流通过
coarse_dac （3 ：0）
in
CONFIG3 ， bit<15 ： 12>
内部时钟缓冲器的电源电压。 （ 1.2 V） 。建议隔离DIGVDD此供应
和DACVDD 。
LVDS的正输入数据位0至15的AI-信道路径。内置100
终止
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR） 。
报警
BIASJ
CLKVDD
O
O
I
DAB[15..0]P
I
DAB15P是最显著数据位（MSB）
DAB0P是至少显著数据位（LSB）
总线的顺序可以通过逆转
CONFIG2 revbus
位。
DAB[15..0]N
I
LVDS的负输入数据位0至15的AI-信道路径。 （见DAB [ 15 ： 0 ] P描述
以上）
LVDS的正输入数据位0至15，用于在CD-信道路径。内置100
终止
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR） 。
I
DCD15P是最显著数据位（MSB）
DCD0P是至少显著数据位（LSB）
总线的顺序可以通过CONFIG2 revbus位颠倒。
DCD[15..0]P
DCD[15..0]N
I
LVDS的负输入数据位0至15，用于在CD-信道路径。 （见DCD [ 15 ： 0 ] P描述
以上）
DACCLKP
DACCLKN
DACVDD
I
I
I
正外部LVPECL时钟输入DAC内核与自偏压。
互补的外部LVPECL时钟输入DAC内核。 （见DACCLKP描述）
DAC内核电源电压。 （ 1.2 V） 。建议隔离CLKVDD此供应和
DIGVDD 。
LVDS正输入数据时钟。内置100
端接电阻器。输入数据DAB [15：0 ]的P / N和
双氰胺[15：0 ]的P / N被锁存， DATACLKP / N（双倍数据速率）两侧边缘。
LVDS负输入数据时钟。 （见DATACLKP描述）
数字供电电压。 （ 1.2 V） 。建议隔离CLKVDD和DACVDD此供应。
作为外部参考输入时，内部基准是通过禁用
config27 extref_ena
=
‘1’.
用作内部参考输出时
config27 extref_ena
=
‘0’
（默认值） 。需要0.1
μF
去耦电容作为参考输出时至AGND 。
LVDS输入选通正输入端。内置100
端接电阻器。
此输入的主要功能是要同步FIFO指针，以提供一个同步源到数字
块，和/或作为一种奇偶性的输入为AB-数据总线。
这些功能被捕获的DATACLKP / N的上升沿。这个信号应
边沿对齐用DAB [15：0 ]的P / N和DCD [15：0 ]的P / N 。
的奇偶性，SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设定时，
rev_interface
寄存器位
config1.
LVDS输入strope负输入端。 （见ISTRP / PARITYABP说明）
DATACLKP
DATACLKN
DigVdd
I
I
I
ExtIO的
I / O
ISTRP /
PARITYABP
H2
I
ISTRN /
PARITYABN
H1
I
4
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DAC34H84
版权
2011年，德州仪器
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2011年3月
–
修订2011年9月
引脚功能（续）
针
名字
号
A10, A13,
A14 ， B10 ，
B11, B12,
B13 ， C5，C6
C7, C8, C9,
C10, C13,
D8, D13,
D14 ， E8 ，
E12, E13,
F6, F7, F8,
F9, F12, F13,
G6, G7, G8,
G9, G13,
G14 ， H6 ， H7 ，
H8, H9, H13,
H14 ， J6 ， J7 ，
J8, J9, J12,
J13 ， K8 ， K13 ，
L8, L13, L14,
M5, M6, M7,
M8, M9,
M10, M11,
M12, M13,
N13 ， P13 ，
P14
B14
C14
F14
E14
J14
K14
N14
M14
D5，D6 ，G5
H5 ， L5 。 L6
L12
D12
A9
B9
N8
P8
C11 ， D11
P9
P10
P11
P12
N11
I / O
描述
GND
I
这些引脚接地的所有用品。
IOUTAP
IOUTAN
IOUTBP
IOUTBN
IOUTCP
IOUTCN
IOUTDP
IOUTDN
IOVDD
IOVDD2
LPF
OSTRP
OSTRN
PARITYCDP
PARITYCDN
PLLAVDD
SCLK
SDENB
SDIO
SDO
睡觉
O
O
O
O
O
O
O
O
I
I
I / O
I
I
I
I
I
I
I
1/O
O
I
A通道DAC电流输出。直接连接，如果使用的接地。
A通道DAC互补电流输出。直接连接，如果使用的接地。
B通道DAC电流输出。直接连接，如果使用的接地。
B通道DAC互补电流输出。直接连接，如果使用的接地。
C-通道DAC电流输出。直接连接，如果使用的接地。
C-通道DAC互补电流输出。直接连接，如果使用的接地。
D通道DAC电流输出。直接连接，如果使用的接地。
D通道DAC互补电流输出。直接连接，如果使用的接地。
电源电压为所有LVDS I / O 。 （ 3.3 V ）
电源电压为所有CMOS I / O。 （ 1.8 3.3V ），这个电压范围为1.8V至3.3V的改变
输入与CMOS I / O的输出电平。
PLL环路滤波器的连接。如果不使用时钟倍频PLL ，低通滤波器引脚可以悬空。
可选的LVPECL输出选通正输入端。这个正/负一对被捕获与所述上升
的DACCLKP / N的边缘。它被用来同步的分压后的时钟和FIFO输出指针在双同步
来源模式。如果不使用它可以悬空。
可选的LVPECL输出选通负输入。 （见OSTRP描述）
可选的LVDS正输入的奇偶校验位用于CD-数据总线。该PARITYCDP / N LVDS对有
内置100
端接电阻器。如果不使用它可以悬空。
的奇偶性，SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设置寄存器的rev_interface位时，
config1.
可选的LVDS负输入的奇偶校验位用于CD-数据总线。
PLL模拟电源电压。 （ 3.3 V ）
串行接口的时钟。内部上拉下来。
低电平有效的串行数据使能，总是输入到DAC34H84 。内部上拉。
串行接口的数据。双向的3引脚模式（默认）和单向4针模式。国内
下拉。
在4-pin的模式单向串行接口数据。 SDO引脚为三态的3针接口模式
（默认值） 。
高电平有效的异步硬件关断输入。内部上拉下来。
版权
2011年，德州仪器
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四通道， 16位， 1.25 GSPS数位类比转换器（ DAC ）
检查样品：
DAC34H84
1
特点
超低功耗：在1.25 GSPS 1.4 W功率
多DAC同步
可选择2倍，4倍，8倍， 16倍插值滤波器
–
阻带衰减
＆ GT ;
90 dBc的
灵活的片上复混频
–
两个独立的精细调音台具有32位
士官
–
省电粗搅拌机：
±
n×Fs/8
高性能，低抖动时钟
乘法PLL
数字I和Q校正
–
增益，相位偏移和群时延
更正
数字反sinc滤波器
32位DDR LVDS灵活的输入数据总线
–
8采样输入FIFO
–
支持数据传输速率高达625 MSPS
–
数据模式CHECKER
–
奇偶校验
温度传感器
差分输出可扩展性： 10mA至30毫安
196球， 12x12mm BGA （ GREEN /无铅）
描述
该DAC34H84是一个非常低功耗，高动态
范围内，
四通道
16-bit
数字 - 模拟
转换器（DAC ）与采样率高达1.25
GSPS 。
该器件包含的功能，简化设计
复杂的传输架构： 2倍至16倍数码
与内插滤波器在90阻带的分贝
衰减简化数据接口和
重建滤波器。独立复杂的搅拌机
允许灵活的载波位置。高性能
低抖动时钟倍频器简化的时钟
设备，而无需对动态显著影响
范围内。数字正交调制器校正
（ QMC ），可用于增益完整的IQ补偿，
偏移，信道之间的相位和群延迟
直接上变频的应用程序。
数字数据被输入到该装置，通过一个32位的
广LVDS数据总线，带有片上端接。该
宽总线允许非常高的处理
带宽的信号。该装置包括一个FIFO ，数据
图形检查器和奇偶校验测试，以缓解输入
界面。
该
接口
还
允许
满
多个设备的同步。
该装置的特点是操作过
的整个工业温度范围内
–40°C
至85℃
并且是在一个196 -球， 12x12mm ， 0.8mm间距可
BGA封装。
该DAC34H84非常低功耗，高带宽
支持，优越的串扰，高动态范围和
特点是非常适合于下一代
通信系统。
应用
蜂窝基站
分集发射
宽带通信
间距
间距
间距
间距
间距
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
1
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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引脚功能
针
名字
AVDD
号
D10 ， E11 ，
F11 ， G11 ，
H11 ， J11 ，
K11 ， L10
N12
H12
C12 ， K12
A7, A6, A5,
A4, A3, A2,
A 1 ，C 4， C 2，
D 4， D 2 ，E4
E 2， F 4 ，F 2 ，
G4
B7, B6, B5,
B4, B3, B2,
B1， C3 ，C1
D 3 ，D 1 ，E3
E 1， F 3 ， F 1，
G3
H4， J4 ，J2
K4 ，K2 ，L4
L 2 ，M 4 ，M 2，
N1, N2, N3,
N4, N5, N6,
N7
H3 ，J3， J1，
K3， K1 ，L3
L 1， M 3， M 1，
P1, P2, P3,
P4, P5, P6,
P7
A12
A11
D9 ， E9 ， E10 ，
F10 ， G10 ，
H10 ， J10 ，
K10 ， K9 ， L9
G2
G1
E5, E6, E7,
F5 ， J5 ， K5 ，
K6, K7
G12
I / O
描述
I
模拟电源电压。 （ 3.3 V ）
CMOS输出的报警状态。报警输出功能是通过定义
config7
注册。默认极性是活性高，但通过可变为低电平
CONFIG0 alarm_out_pol
控制位。
满量程输出电流偏置。对于30毫安满量程输出电流， 1.28kΩ接地。变化
满量程输出电流通过
coarse_dac （3 ：0）
in
CONFIG3 ， bit<15 ： 12>
内部时钟缓冲器的电源电压。 （ 1.2 V） 。建议隔离DIGVDD此供应
和DACVDD 。
LVDS的正输入数据位0至15的AI-信道路径。内置100
终止
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR） 。
报警
BIASJ
CLKVDD
O
O
I
DAB[15..0]P
I
DAB15P是最显著数据位（MSB）
DAB0P是至少显著数据位（LSB）
总线的顺序可以通过逆转
CONFIG2 revbus
位。
DAB[15..0]N
I
LVDS的负输入数据位0至15的AI-信道路径。 （见DAB [ 15 ： 0 ] P描述
以上）
LVDS的正输入数据位0至15，用于在CD-信道路径。内置100
终止
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR） 。
I
DCD15P是最显著数据位（MSB）
DCD0P是至少显著数据位（LSB）
总线的顺序可以通过CONFIG2 revbus位颠倒。
DCD[15..0]P
DCD[15..0]N
I
LVDS的负输入数据位0至15，用于在CD-信道路径。 （见DCD [ 15 ： 0 ] P描述
以上）
DACCLKP
DACCLKN
DACVDD
I
I
I
正外部LVPECL时钟输入DAC内核与自偏压。
互补的外部LVPECL时钟输入DAC内核。 （见DACCLKP描述）
DAC内核电源电压。 （ 1.2 V） 。建议隔离CLKVDD此供应和
DIGVDD 。
LVDS正输入数据时钟。内置100
端接电阻器。输入数据DAB [15：0 ]的P / N和
双氰胺[15：0 ]的P / N被锁存， DATACLKP / N（双倍数据速率）两侧边缘。
LVDS负输入数据时钟。 （见DATACLKP描述）
数字供电电压。 （ 1.2 V） 。建议隔离CLKVDD和DACVDD此供应。
作为外部参考输入时，内部基准是通过禁用
config27 extref_ena
=
‘1’.
用作内部参考输出时
config27 extref_ena
=
‘0’
（默认值） 。需要0.1
μF
去耦电容作为参考输出时至AGND 。
LVDS输入选通正输入端。内置100
端接电阻器。
此输入的主要功能是要同步FIFO指针，以提供一个同步源到数字
块，和/或作为一种奇偶性的输入为AB-数据总线。
这些功能被捕获的DATACLKP / N的上升沿。这个信号应
边沿对齐用DAB [15：0 ]的P / N和DCD [15：0 ]的P / N 。
的奇偶性，SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设定时，
rev_interface
寄存器位
config1.
LVDS输入strope负输入端。 （见ISTRP / PARITYABP说明）
DATACLKP
DATACLKN
DigVdd
I
I
I
ExtIO的
I / O
ISTRP /
PARITYABP
H2
I
ISTRN /
PARITYABN
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号
A10, A13,
A14 ， B10 ，
B11, B12,
B13 ， C5，C6
C7, C8, C9,
C10, C13,
D8, D13,
D14 ， E8 ，
E12, E13,
F6, F7, F8,
F9, F12, F13,
G6, G7, G8,
G9, G13,
G14 ， H6 ， H7 ，
H8, H9, H13,
H14 ， J6 ， J7 ，
J8, J9, J12,
J13 ， K8 ， K13 ，
L8, L13, L14,
M5, M6, M7,
M8, M9,
M10, M11,
M12, M13,
N13 ， P13 ，
P14
B14
C14
F14
E14
J14
K14
N14
M14
D5，D6 ，G5
H5 ， L5 。 L6
L12
D12
A9
B9
N8
P8
C11 ， D11
P9
P10
P11
P12
N11
I / O
描述
GND
I
这些引脚接地的所有用品。
IOUTAP
IOUTAN
IOUTBP
IOUTBN
IOUTCP
IOUTCN
IOUTDP
IOUTDN
IOVDD
IOVDD2
LPF
OSTRP
OSTRN
PARITYCDP
PARITYCDN
PLLAVDD
SCLK
SDENB
SDIO
SDO
睡觉
O
O
O
O
O
O
O
O
I
I
I / O
I
I
I
I
I
I
I
1/O
O
I
A通道DAC电流输出。直接连接，如果使用的接地。
A通道DAC互补电流输出。直接连接，如果使用的接地。
B通道DAC电流输出。直接连接，如果使用的接地。
B通道DAC互补电流输出。直接连接，如果使用的接地。
C-通道DAC电流输出。直接连接，如果使用的接地。
C-通道DAC互补电流输出。直接连接，如果使用的接地。
D通道DAC电流输出。直接连接，如果使用的接地。
D通道DAC互补电流输出。直接连接，如果使用的接地。
电源电压为所有LVDS I / O 。 （ 3.3 V ）
电源电压为所有CMOS I / O。 （ 1.8 3.3V ），这个电压范围为1.8V至3.3V的改变
输入与CMOS I / O的输出电平。
PLL环路滤波器的连接。如果不使用时钟倍频PLL ，低通滤波器引脚可以悬空。
可选的LVPECL输出选通正输入端。这个正/负一对被捕获与所述上升
的DACCLKP / N的边缘。它被用来同步的分压后的时钟和FIFO输出指针在双同步
来源模式。如果不使用它可以悬空。
可选的LVPECL输出选通负输入。 （见OSTRP描述）
可选的LVDS正输入的奇偶校验位用于CD-数据总线。该PARITYCDP / N LVDS对有
内置100
端接电阻器。如果不使用它可以悬空。
的奇偶性，SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设置寄存器的rev_interface位时，
config1.
可选的LVDS负输入的奇偶校验位用于CD-数据总线。
PLL模拟电源电压。 （ 3.3 V ）
串行接口的时钟。内部上拉下来。
低电平有效的串行数据使能，总是输入到DAC34H84 。内部上拉。
串行接口的数据。双向的3引脚模式（默认）和单向4针模式。国内
下拉。
在4-pin的模式单向串行接口数据。 SDO引脚为三态的3针接口模式
（默认值） 。
高电平有效的异步硬件关断输入。内部上拉下来。
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–
2011年3月
–
经修订的2011年6月
四通道， 16位， 1.25 GSPS数位类比转换器（ DAC ）
检查样品：
DAC34H84
1
特点
超低功耗：在1.25 GSPS 1.4 W功率
多DAC同步
可选择2倍，4倍，8倍， 16倍插值滤波器
–
阻带衰减
＆ GT ;
90 dBc的
灵活的片上复混频
–
两个独立的精细调音台具有32位
士官
–
省电粗搅拌机：
±
n×Fs/8
高性能，低抖动时钟
乘法PLL
数字I和Q校正
–
增益，相位偏移和群时延
更正
数字反sinc滤波器
32位DDR LVDS灵活的输入数据总线
–
8采样输入FIFO
–
支持数据传输速率高达625 MSPS
–
数据模式CHECKER
–
奇偶校验
温度传感器
差分输出可扩展性： 10mA至30毫安
196球， 12x12mm BGA （ GREEN /无铅）
描述
该DAC34H84是一个非常低功耗，高动态
范围内，
四通道
16-bit
数字 - 模拟
转换器（DAC ）与采样率高达1.25
GSPS 。
该器件包含的功能，简化设计
复杂的传输架构： 2倍至16倍数码
与内插滤波器在90阻带的分贝
衰减简化数据接口和
重建滤波器。独立复杂的搅拌机
允许灵活的载波位置。高性能
低抖动时钟倍频器简化的时钟
设备，而无需对动态显著影响
范围内。数字正交调制器校正
（ QMC ），可用于增益完整的IQ补偿，
偏移，信道之间的相位和群延迟
直接上变频的应用程序。
数字数据被输入到该装置，通过一个32位的
广LVDS数据总线，带有片上端接。该
宽总线允许非常高的处理
带宽的信号。该装置包括一个FIFO ，数据
图形检查器和奇偶校验测试，以缓解输入
界面。
该
接口
还
允许
满
多个设备的同步。
该装置的特点是操作过
的整个工业温度范围内
–40°C
至85℃
并且是在一个196 -球， 12x12mm ， 0.8mm间距可
BGA封装。
该DAC34H84非常低功耗，高带宽
支持，优越的串扰，高动态范围和
特点是非常适合于下一代
通信系统。
应用
蜂窝基站
分集发射
宽带通信
间距
间距
间距
间距
间距
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
1
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权
2011年，德州仪器
DAC34H84
SLAS751A
–
2011年3月
–
经修订的2011年6月
www.ti.com
引脚功能
针
名字
AVDD
号
D10 ， E11 ，
F11 ， G11 ，
H11 ， J11 ，
K11 ， L10
N12
H12
C12 ， K12
A7, A6, A5,
A4, A3, A2,
A 1 ，C 4， C 2，
D 4， D 2 ，E4
E 2， F 4 ，F 2 ，
G4
B7, B6, B5,
B4, B3, B2,
B1， C3 ，C1
D 3 ，D 1 ，E3
E 1， F 3 ， F 1，
G3
H4， J4 ，J2
K4 ，K2 ，L4
L 2 ，M 4 ，M 2，
N1, N2, N3,
N4, N5, N6,
N7
H3 ，J3， J1，
K3， K1 ，L3
L 1， M 3， M 1，
P1, P2, P3,
P4, P5, P6,
P7
A12
A11
D9 ， E9 ， E10 ，
F10 ， G10 ，
H10 ， J10 ，
K10 ， K9 ， L9
G2
G1
E5, E6, E7,
F5 ， J5 ， K5 ，
K6, K7
G12
I / O
描述
I
模拟电源电压。 （ 3.3 V ）
CMOS输出的报警状态。报警输出功能是通过定义
config7
注册。默认极性为低电平有效的，但通过可改为活性高
CONFIG0 alarm_out_pol
控制位。
满量程输出电流偏置。对于30毫安满量程输出电流， 1.28kΩ接地。变化
满量程输出电流通过
coarse_dac （3 ：0）
in
CONFIG3 ， bit<15 ： 12>
内部时钟缓冲器的电源电压。 （ 1.2 V） 。建议隔离DIGVDD此供应
和DACVDD 。
LVDS的正输入数据位0至15的AI-信道路径。内置100
终止
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR） 。
报警
BIASJ
CLKVDD
O
O
I
DAB[15..0]P
I
DAB15P是最显著数据位（MSB）
DAB0P是至少显著数据位（LSB）
总线的顺序可以通过逆转
CONFIG2 revbus
位。
DAB[15..0]N
I
LVDS的负输入数据位0至15的AI-信道路径。 （见DAB [ 15 ： 0 ] P描述
以上）
LVDS的正输入数据位0至15，用于在CD-信道路径。内置100
终止
电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR） 。
I
DCD15P是最显著数据位（MSB）
DCD0P是至少显著数据位（LSB）
总线的顺序可以通过CONFIG2 revbus位颠倒。
DCD[15..0]P
DCD[15..0]N
I
LVDS的负输入数据位0至15，用于在CD-信道路径。 （见DCD [ 15 ： 0 ] P描述
以上）
DACCLKP
DACCLKN
DACVDD
I
I
I
正外部LVPECL时钟输入DAC内核与自偏压。
互补的外部LVPECL时钟输入DAC内核。 （见DACCLKP描述）
DAC内核电源电压。 （ 1.2 V） 。建议隔离CLKVDD此供应和
DIGVDD 。
LVDS正输入数据时钟。内置100
端接电阻器。输入数据DAB [15：0 ]的P / N和
双氰胺[15：0 ]的P / N被锁存， DATACLKP / N（双倍数据速率）两侧边缘。
LVDS负输入数据时钟。 （见DATACLKP描述）
数字供电电压。 （ 1.2 V） 。建议隔离CLKVDD和DACVDD此供应。
作为外部参考输入时，内部基准是通过禁用
config27 extref_ena
=
‘1’.
用作内部参考输出时
config27 extref_ena
=
‘0’
（默认值） 。需要0.1
μF
去耦电容作为参考输出时至AGND 。
LVDS输入选通正输入端。内置100
端接电阻器。
此输入的主要功能是要同步FIFO指针，以提供一个同步源到数字
块，和/或作为一种奇偶性的输入为AB-数据总线。
这些功能被捕获的DATACLKP / N的上升沿。这个信号应
边沿对齐用DAB [15：0 ]的P / N和DCD [15：0 ]的P / N 。
的奇偶性，SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设定时，
rev_interface
寄存器位
config1.
LVDS输入strope负输入端。 （见ISTRP / PARITYABP说明）
DATACLKP
DATACLKN
DigVdd
I
I
I
ExtIO的
I / O
ISTRP /
PARITYABP
H2
I
ISTRN /
PARITYABN
H1
I
4
版权
2011年，德州仪器
DAC34H84
www.ti.com
SLAS751A
–
2011年3月
–
经修订的2011年6月
引脚功能（续）
针
名字
号
A10, A13,
A14 ， B10 ，
B11, B12,
B13 ， C5，C6
C7, C8, C9,
C10, C13,
D8, D13,
D14 ， E8 ，
E12, E13,
F6, F7, F8,
F9, F12, F13,
G6, G7, G8,
G9, G13,
G14 ， H6 ， H7 ，
H8, H9, H13,
H14 ， J6 ， J7 ，
J8, J9, J12,
J13 ， K8 ， K13 ，
L8, L13, L14,
M5, M6, M7,
M8, M9,
M10, M11,
M12, M13,
N13 ， P13 ，
P14
B14
C14
F14
E14
J14
K14
N14
M14
D5，D6 ，G5
H5 ， L5 。 L6
L12
D12
A9
B9
N8
P8
C11 ， D11
P9
P10
P11
P12
N11
I / O
描述
GND
I
这些引脚接地的所有用品。
IOUTAP
IOUTAN
IOUTBP
IOUTBN
IOUTCP
IOUTCN
IOUTDP
IOUTDN
IOVDD
IOVDD2
LPF
OSTRP
OSTRN
PARITYCDP
PARITYCDN
PLLAVDD
SCLK
SDENB
SDIO
SDO
睡觉
O
O
O
O
O
O
O
O
I
I
I / O
I
I
I
I
I
I
I
1/O
O
I
A通道DAC电流输出。直接连接，如果使用的接地。
A通道DAC互补电流输出。直接连接，如果使用的接地。
B通道DAC电流输出。直接连接，如果使用的接地。
B通道DAC互补电流输出。直接连接，如果使用的接地。
C-通道DAC电流输出。直接连接，如果使用的接地。
C-通道DAC互补电流输出。直接连接，如果使用的接地。
D通道DAC电流输出。直接连接，如果使用的接地。
D通道DAC互补电流输出。直接连接，如果使用的接地。
电源电压为所有LVDS I / O 。 （ 3.3 V ）
电源电压为所有CMOS I / O。 （ 1.8 3.3V ），这个电压范围为1.8V至3.3V的改变
输入与CMOS I / O的输出电平。
PLL环路滤波器的连接。如果不使用时钟倍频PLL ，低通滤波器引脚可以悬空。
可选的LVPECL输出选通正输入端。这个正/负一对被捕获与所述上升
的DACCLKP / N的边缘。它被用来同步的分压后的时钟和FIFO输出指针在双同步
来源模式。如果不使用它可以悬空。
可选的LVPECL输出选通负输入。 （见OSTRP描述）
可选的LVDS正输入的奇偶校验位用于CD-数据总线。该PARITYCDP / N LVDS对有
内置100
端接电阻器。如果不使用它可以悬空。
的奇偶性，SYNC和ISTR输入被旋转以允许所述数据接口完成逆转
设置寄存器的rev_interface位时，
config1.
可选的LVDS负输入的奇偶校验位用于CD-数据总线。
PLL模拟电源电压。 （ 3.3 V ）
串行接口的时钟。内部上拉下来。
低电平有效的串行数据使能，总是输入到DAC34H84 。内部上拉。
串行接口的数据。双向的3引脚模式（默认）和单向4针模式。国内
下拉。
在4-pin的模式单向串行接口数据。 SDO引脚为三态的3针接口模式
（默认值） 。
高电平有效的异步硬件关断输入。内部上拉下来。
版权
2011年，德州仪器
5
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