DAC3154
DAC3164
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SLAS960 - 2013年5月
双12 / 10位500 MSPS数字 - 模拟转换器
检查样品：
DAC3154
,
DAC3164
1
特点
双通道
决议
- DAC3154 ： 10位
- DAC3164 ： 12位
最大采样速率： 500 MSPS
引脚兼容系列与DAC3174和
DAC3151/DAC3161/DAC3171
输入接口：
- 12 / 10 -bit宽LVDS输入
- 内部FIFO
芯片到芯片同步
功耗： 460mW
在20MHz的中频频谱性能
- 信噪比： 62 dBFS的为DAC3154 ， 72 dBFS的对
DAC3164
- SFDR ： 76 dBc的为DAC3154 ， 77 dBc的对
DAC3164
电流源DAC的
合规范围： -0.5V至1V
包装： 64引脚QFN封装（ 9x9mm ）
应用
多载波，多模式蜂窝
局端基站
雷达
信号情报
软件定义无线电
测试和测量仪器
2
描述
该DAC3154 / DAC3164是双通道10位/ 12位，
500 MSPS引脚兼容系列数字至模拟
转换器（ DAC ） 。该DAC3154 / DAC3164采用10
/ 12位宽的LVDS数字总线的输入FIFO中。
FIFO的输入和输出指针可以同步
跨越精确信号多台设备
同步。 DAC输出电流
采购和终止到GND与合规
-0.5至1V。 DAC3154 / DAC3164引脚
与双通道， 14位， 500 MSPS兼容
数字 - 模拟转换器DAC3174和单
信道， 14位/ 12-10位，数字 - 模拟转换器
DAC3171/DAC3161/DAC3151.
该器件可在QFN -64使用PowerPad
封装，规定工作在整个工业
温度范围（-40 ° C至85°C ） 。
1
2
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
使用PowerPad是德州仪器的商标。
版权所有 2013年，德州仪器
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
方框图
CLKVDD18
DIGVDD18
VDDA18
VFUSE
DACCLKP
LVPECL
时钟分配
DACCLKN
DATACLKP
DATACLKN
DATA9P
DATA9N
LVDS
100
LVDS
1.2 V
参考
ExtIO的
BIASJ
可编程
延迟
DACA
收益
QMC
A-偏移
10-b
DACA
100
IOUTAP
IOUTAN
10
测试模式
8采样FIFO
解交织
10
10-b
DACB
QMC
B-失调
DACB
收益
IOUTBP
IOUTBN
DATA0P
DATA0N
LVDS
100
SYNCP
SYNCn
ALIGNP
LVDS
100
VDDA33
可选输入
用于多DAC同步
LVPECL
控制界面
ALIGNN
SDIO
SDO
TxEnable位置
睡觉
TESTMODE
RESETB
报警
GND
SDENB
IOVDD
SCLK
图1. DAC3154
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引脚 - DAC3154
VDDA18
VDDA33
VDDA33
VDDA33
VDDA18
50
IOUTAN
IOUTBN
IOUTAP
IOUTBP
NC
NC
NC
64
63
62
61
60
59
58
57
56
55
54
53
52
NC
51
DACCLKP
DACCLKN
CLKVDD18
ALIGNP
ALIGNN
SYNCP
SYNCn
VFUSE
（MSB） D9P
D9N
D8P
D8N
D7P
D7N
D6P
D6N
睡觉
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
ExtIO的
BIASJ
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
TxEnable位置
报警
SDO
IOVDD
SDIO
SCLK
SDENB
RESETB
NC
NC
NC
NC
NC
NC
NC
NC
DAC3154
GND焊盘（背面）
34
33
DATACLKP
D5P
D4P
D3P
D2P
D1P
DATACLKN
DIGVDD18
DIGVDD18
（ LSB ） D0P
D5N
D4N
D3N
D1N
引脚分配表 - DAC3154
针
名字
控制/串
SCLK
SDENB
SDIO
SDO
RESETB
报警
TxEnable位置
43
42
44
46
41
47
48
I
I
串行接口的时钟。内部上拉下来。
串行接口的时钟。内部上拉。
号
I / O
描述
在3引脚模式（默认） I / O双向串行数据。在4-pin的接口模式（寄存器XYZ ） ，在SDIO引脚
仅输入。内部上拉下来。
O
I
O
I
在4引脚模式单向串行接口数据（寄存器XYZ ） 。 SDO引脚为三态的3针
接口模式（默认） 。内部下拉。
串行接口，复位输入。低电平有效。在高向低过渡初始化内部寄存器。
Assynchronous 。内部上拉。
CMOS输出的报警状态。
发送使能高电平有效输入。 TxEnable位置要高的数据到DAC被激活。
当TxEnable位置是低的，数字逻辑部分被强制为全0 ，任何输入数据被忽略。国内
下拉。
放设备在睡眠时，高电平有效。内部上拉下来。
睡觉
49
I
4
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D0N
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引脚分配表 - DAC3154 （续）
针
名字
数据接口
DATA [ 9：0]的P / N
9/10-
19/20
22/23
26/27-
31/32
I
LVDS输入数据比特为两个通道。每个正/负LVDS对内部有一个100
Ω
端接电阻器。相对于DATACLKP / N时钟数据格式是双数据速率（DDR）的两个数据
每DATACKP / N时钟周期传输。
数据格式是交错与通道A （上升沿）和通道B下降沿。
在默认模式下（不启用反向总线） ：
DATA9P / N是最显著数据位（MSB）
DATA0P / N是最显著数据位（LSB）
DATACLKP / N
SYNCP / N
ALIGNP / N
24/25
6/7
4/5
I
I
I
DDR差分输入数据时钟。边缘到中心的标称时间。通道的上升沿，通道B下降沿
多路输出模式。
复位FIFO的还是被用作同步源。这两个功能被捕获的上升沿
的DATACLKP / N 。通过DATACLKP / N下降沿捕获的信号。
LVPECL FIFO输出syncrhonization 。这个正/负对被捕获的上升沿
DACCLKP / N 。它被用于复位的时钟分频器和用于多个DAC同步。如果不使用它可以
悬空。
LVPECL时钟输入DAC内核与自偏压约为CLKVDD18 / 2 。
A通道DAC电流输出。偏移二进制数据为0x0000在DAC输入导致整个模式
量程电流源上的IOUTAP脚最正电压。类似地，一个0xFFFF的数据输入
结果在0毫安的电流源和对IOUTAP销的至少正电压。
B通道DAC电流输出。偏移二进制数据为0x0000在DAC输入导致整个模式
量程电流源上的IOUTBP脚最正电压。类似地，一个0xFFFF的数据输入
结果在0毫安的电流源和对IOUTBP销的至少正电压。
号
I / O
描述
OUTPUT / CLOCK
DACCLKP / N
IOUTAP / N
1/2
61/60
I
O
IOUTBP / N
53/54
O
参考
ExtIO的
BIASJ
电源
IOVDD
CLKVDD18
DIGVDD18
VDDA18
VDDA33
VFUSE
NC
45
3
21, 28
50, 64
55, 56,
59
8
33-40,
51, 52,
62, 63
I
I
I
I
I
I
电源电压CMOS IO的。 1.8V - 3.3V 。
1.8V供电的时钟
1.8V数字电源。还提供LVDS接收器。
模拟1.8V电源
模拟3.3V电源
数字供电电压。 （ 1.8V ），该电源引脚也可用于工厂熔丝编程。连接
DVDD引脚正常运行。
不使用。这些引脚可以悬空或者接地在实际应用中的使用。
58
57
I / O用作外部基准输入时，内部基准被禁用。需要一个0.1 μF去耦
作为参考输出时电容到GND。
O
满量程输出电流偏置。 20 mA满量程输出电流，连接960
Ω
电阻到GND 。
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5
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