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位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第227页 > CYW255OXC
W255
200 - MHz的24 -输出缓冲器4 DDR
或3 SDRAM DIMM，
特点
一个输入24路输出缓冲/驱动器
支持最多4个DDR DIMM或3 SDRAM DIMM，
反馈一个额外的输出
SMBus接口为单个输出控制
低输出偏移（ < 100 PS）
支持266- ， 333-和400 - MHz的DDR SDRAM
专用引脚的电源管理支持
节省空间的48引脚SSOP封装
功能说明
在W255是一款3.3V / 2.5V缓冲设计，分发
高速时钟的PC应用程序。该器件具有24个输出。
设计者可以配置这些输出支持4个unbuf-
fered DDR DIMM或来支持三个标准缓冲
SDRAM DIMM内存模块和两个DDR DIMM内存模块。在W255可以使用
与W250或类似的时钟合成器结合使用
威盛Pro的266芯片组。
该W255还包括一个SMBus接口，可以实现
或禁用每个输出时钟。上电时，所有的输出时钟
启用（内部上拉） 。
框图
FBOUT
BUF_IN
DDR0T_SDRAM10
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
DDR2T_SDRAM2
DDR2C_SDRAM3
DDR3T_SDRAM4
DDR3C_SDRAM5
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
DDR6T
DDR6C
DDR7T
DDR7C
DDR8T
DDR8C
DDR9T
DDR9C
DDR10T
PWR_DWN ＃
掉电控制
引脚配置
[1]
SSOP
顶视图
FBOUT
VDD3.3_2.5
GND
DDR0T_SDRAM10
DDR0C_SDRAM11
DRR1T_SDRAM0
DDR1C_SDRAM1
VDD3.3_2.5
GND
DDR2T_SDRAM2
DDR2C_SDRAM3
VDD3.3_2.5
BUF_IN
GND
DDR3T_SDRAM4
DDR3C_SDRAM5
VDD3.3_2.5
GND
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
VDD3.3_2.5
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
SDATA
SMBUS
解码
SCLOCK
DDR10C
DDR11T
SEL_DDR *
VDD2.5
GND
DDR11T
DDR11C
DDR10T
DDR10C
VDD2.5
GND
DDR9T
DDR9C
VDD2.5
PWR_DWN ＃ *
GND
DDR8T
DDR8C
VDD2.5
GND
DDR7T
DDR7C
DDR6T
DDR6C
GND
SCLK
SEL_DDR
DDR11C
注意：
1.内部100K上拉电阻上存在输入标
带*号。设计不应该仅仅依靠内部上拉电阻
设置I / O引脚为高电平。
赛普拉斯半导体公司
文件编号： 38-07255牧师* D
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年4月28日
W255
销摘要
引脚名称
SEL_DDR
引脚
48
引脚说明
输入配置DDR -only模式或标准SDRAM
模式。
1 = DDR -only模式。
0 =标准SDRAM模式。
当SEL_DDR拉高或配置为DDR -only模式，销
4, 5, 6, 7, 10, 11,15, 16, 19, 20, 21, 22, 27, 28, 29, 30, 33, 34, 38, 39,
42 ，43，44和45将被配置为DDR输出。
连接VDD3.3_2.5在DDR -only模式在2.5V电源。
当SEL_DDR被拉低，或配置为标准SDRAM
输出，销4 ，5，6 ，7，10 ，11，15 ，16，19和20 ，21，22将配置
作为标准SDRAM outputs.Pin 27 ， 28 ， 29 ， 30 ， 33 ， 34 ， 38 ， 39 ， 42 ，
43 ， 44和45将被配置为DDR输出。
连接VDD3.3_2.5在标准SDRAM采用3.3V电源
模式。
SCLK
SDATA
BUF_IN
FBOUT
PWR_DWN ＃
DDR [ 6点11 ] T ...
DDR [ 6:11 ]
DDR [ 0 ： 5 ] T_SDRAM
[10,0,2,4,6,8]
25
24
13
1
36
28, 30, 34, 39, 43, 45
27, 29, 33, 38, 42, 44
4, 6, 10, 15, 19, 21
SMBus时钟输入
SMBus的数据输入
从芯片组的参考输入。
2.5V输入DDR -only模式; 3.3V
输入标准SDRAM模式。
反馈时钟芯片组。
输出电压取决于VDD3.3_2.5V 。
低电平输入使能掉电模式;
所有输出将
拉低。
时钟输出。
这些输出提供BUF_IN的副本。
时钟输出。
这些输出提供了互补的副本
BUF_IN 。
时钟输出。
这些输出提供BUF_IN的副本。电压摆幅
取决于VDD3.3_2.5电源。
时钟输出。
这些输出提供了互补的副本
BUF_IN时SEL_DDR是活动的。这些输出提供复印件
BUF_IN时SEL_DDR处于非活动状态。电压摆幅取决于
VDD3.3_2.5电源。
连接到2.5V电源
当W255被配置为
DDR -only模式。连接到3.3V电源，当W255是
配置为标准SDRAM的模式。
2.5V电源电压
DDR [0： 5] C_SDRAM 5 ，7，11 ， 16 ，20，22
[11,1,3,5,7,9]
VDD3.3_2.5
2, 8, 12, 17, 23
VDD2.5
GND
32, 37, 41, 47
3, 9, 14, 18, 26, 31, 35, 40, 46
地
文件编号： 38-07255牧师* D
第10 2
W255
串行配置地图
串行位将通过在下面的时钟驱动器中读取
顺序：
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
.
.
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
保留，未使用的位应设定为“ 0”。
为W255的SMBus地址是：
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
----
字节7 ：输出有效/无效注册
（ 1 =有效， 0 =无效） ，默认=活动
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
30, 29
28, 27
21, 22
19, 20
15,16
10, 11
6, 7
4, 5
描述
DDR7T ， DDR7C
DDR6T ， DDR6C
DDR5T_SDRAM8,
DDR5C_SDRAM9
DDR4T_SDRAM6,
DDR4C_SDRAM7
DDR3T_SDRAM4,
DDR3C_SDRAM5
DDR2T_SDRAM2,
DDR2C_SDRAM3
DDR1T_SDRAM0,
DDR1C_SDRAM1
DDR0T_SDRAM10,
DDR0C_SDRAM11
1
1
1
1
1
1
1
1
默认
字节6 ：输出有效/无效注册
（ 1 =有效， 0 =无效） ，默认=活动
位
针＃
描述
版权所有，开车到0
版权所有，开车到0
版权所有，开车到0
FBOUT
DDR11T ， DDR11C
默认
0
0
0
1
1
1
1
1
位7 =
位6 =
位5 =
位4 1
第3位45,44
2位43 ， 42 DDR10T ， DDR10C
1位39 ， 38 DDR9T ， DDR9C
位0 34 33 DDR8T ， DDR8C
文件编号： 38-07255牧师* D
第10 3
W255
最大额定值
电源电压对地电位..................- 0.5 + 7.0V
直流输入电压（除BUF_IN ） ............ -0.5V到V
DD
+0.5
存储温度.................................. -65 ° C至+ 150°C
静电放电电压........................................... > 2000V
（每MIL -STD -883方法3015 ）
工作条件
[2]
参数
VDD3.3
VDD2.5
T
A
C
OUT
C
IN
电源电压
电源电压
工作温度（环境温度）
输出电容
输入电容
描述
分钟。
3.135
2.375
0
6
5
典型值。
马克斯。
3.465
2.625
70
单位
V
V
°C
pF
pF
电气特性
在整个工作范围
参数
V
IL
V
IH
I
IL
I
IH
I
OH
I
OL
V
OL
V
OH
I
DD
I
DD
I
DDS
V
OUT
V
OC
IN
DC
描述
输入低电压
输入高电压
输入低电平电流
输入高电流
输出高电流
输出低电流
输出低电压
[3]
输出高电压
[3]
电源电流
[3]
（ DDR -only模式）
电源电流
（ DDR -only模式）
电源电流
输出电压摆幅
输出电压穿越
输入时钟的占空比
[4]
测试条件
对于除SMBus的所有引脚
分钟。
2.0
典型值。
马克斯。
0.8
50
50
单位
V
V
A
A
mA
mA
V
IN
= 0V
V
IN
= V
DD
V
DD
= 2.375V
V
OUT
= 1V
V
DD
= 2.375V
V
OUT
= 1.2V
I
OL
= 12 mA时， V
DD
= 2.375V
I
OH
= -12毫安，V
DD
= 2.375V
空载输出， 133 MHz的
加载输出， 133 MHz的
PWR_DWN ＃ = 0
见测试迂曲（参照
图1）
0.7
(V
DD
/2) –
0.1
48
V
DD
/2
1.7
–18
26
–32
35
0.6
400
500
100
V
DD
+0.6
(V
DD
/2) +
0.1
52
V
V
mA
mA
A
V
V
%
开关特性
参数
–
–
t
3
t
4
t
3d
名字
工作频率
测试条件
测量1.4V为3.3V输出
测量V
DD
/ 2为2.5V输出
测量0.4V和2.4V之间
测量2.4V和0.4V之间
测得在20％至80％的
输出（参考
图1）
分钟。
66
IN
DC
–
5%
1.0
1.0
0.5
典型值。
马克斯。
200
IN
DC
+
5%
2.75
2.75
1.50
单位
兆赫
%
V / ns的
V / ns的
V / ns的
占空比
[3, 5]
= t
2
÷
t
1
SDRAM上升沿率
[3]
SDRAM下降沿率
[3]
DDR上升沿率
[3]
注意事项：
2.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
3.参数是通过设计和特性保证。不是100 ％生产测试。
4.与负载输出指定的所有参数。
输入时钟的5占空比为50％。上升沿和下降沿速率大于1伏/毫微秒。
文件编号： 38-07255牧师* D
第10 4
W255
开关特性
（续）
[4]
参数
t
4d
t
5
t
6
t
7
t
8
名字
DDR下降沿率
[3]
测试条件
测得在20％至80％的
输出（参考
图1）
所有输出同样装
输入边沿大于1 V / ns的
输入边沿大于1 V / ns的
5
5
分钟。
0.5
典型值。
马克斯。
1.50
100
150
10
10
单位
V / ns的
ps
ps
ns
ns
输出到输出偏斜的DDR
[3]
所有输出同样装
输出到输出偏斜的
SDRAM
[3]
SDRAM缓冲LH支柱。延迟
[3]
SDRAM缓冲HL支柱。延迟
[3]
开关波形
占空比时序
t
1
t
2
所有输出上升/下降时间
2.4V
0.4V
t
3
2.4V
0.4V
t
4
3.3V
0V
产量
输出输出扭曲
产量
产量
t
5
SDRAM缓冲区HH和LL传播延迟
1.5V
输入
产量
t
6
1.5V
t
7
文件编号： 38-07255牧师* D
第10个5
W255
200 MHz的24 -输出缓冲器4 DDR或3 SDRAM DIMM，
特点
一个输入24输出缓冲/驱动器
支持最多4个DDR DIMM或3 SDRAM DIMM，
反馈一个额外的输出
SMBus接口为单个输出控制
低输出偏移（ < 100 PS）
支持266- ， 333-和400 MHz的DDR SDRAM
专用引脚的电源管理支持
节省空间的48引脚SSOP封装
功能说明
在W255是一款3.3V / 2.5V缓冲设计，分发
高速时钟的PC应用程序。该器件具有24个输出。
设计者可以配置这些输出支持4个unbuf-
fered DDR DIMM或来支持三个标准缓冲
SDRAM DIMM内存模块和两个DDR DIMM内存模块。在W255可以使用
与W250或类似的时钟合成器结合使用
威盛Pro的266芯片组。
该W255还包括一个SMBus接口，可以实现
或禁用每个输出时钟。上电时，所有的输出时钟
启用（内部上拉） 。
框图
FBOUT
BUF_IN
DDR0T_SDRAM10
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
DDR2T_SDRAM2
DDR2C_SDRAM3
DDR3T_SDRAM4
DDR3C_SDRAM5
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
DDR6T
DDR6C
DDR7T
DDR7C
DDR8T
DDR8C
DDR9T
DDR9C
DDR10T
PWR_DWN ＃
掉电控制
引脚配置
[1]
SSOP
顶视图
FBOUT
VDD3.3_2.5
GND
DDR0T_SDRAM10
DDR0C_SDRAM11
DRR1T_SDRAM0
DDR1C_SDRAM1
VDD3.3_2.5
GND
DDR2T_SDRAM2
DDR2C_SDRAM3
VDD3.3_2.5
BUF_IN
GND
DDR3T_SDRAM4
DDR3C_SDRAM5
VDD3.3_2.5
GND
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
VDD3.3_2.5
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
SDATA
SMBUS
解码
SCLOCK
DDR10C
DDR11T
DDR11C
SEL_DDR *
VDD2.5
GND
DDR11T
DDR11C
DDR10T
DDR10C
VDD2.5
GND
DDR9T
DDR9C
VDD2.5
PWR_DWN ＃ *
GND
DDR8T
DDR8C
VDD2.5
GND
DDR7T
DDR7C
DDR6T
DDR6C
GND
SCLK
SEL_DDR
注意：
1.内部100K上拉电阻上存在输入标
带*号。设计不应该仅仅依靠内部上拉电阻
设置I / O引脚为高电平。
1.0版， 2006年11月25日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第1页9
www.SpectraLinear.com
W255
销摘要
引脚名称
SEL_DDR
引脚
48
引脚说明
输入配置DDR -only模式或标准SDRAM
模式。
1 = DDR -only模式。
0 =标准SDRAM模式。
当SEL_DDR拉高或配置为DDR -only模式，销
4, 5, 6, 7, 10, 11,15, 16, 19, 20, 21, 22, 27, 28, 29, 30, 33, 34, 38, 39,
42 ，43，44和45将被配置为DDR输出。
连接VDD3.3_2.5在DDR -only模式在2.5V电源。
当SEL_DDR被拉低，或配置为标准SDRAM
输出，销4 ，5，6 ，7，10 ，11，15 ，16，19和20 ，21，22将配置
作为标准SDRAM outputs.Pin 27 ， 28 ， 29 ， 30 ， 33 ， 34 ， 38 ， 39 ， 42 ，
43 ， 44和45将被配置为DDR输出。
连接VDD3.3_2.5在标准SDRAM采用3.3V电源
模式。
SCLK
SDATA
BUF_IN
FBOUT
PWR_DWN ＃
DDR [ 6点11 ] T ...
DDR [ 6:11 ]
DDR [ 0 ： 5 ] T_SDRAM
[10,0,2,4,6,8]
25
24
13
1
36
28, 30, 34, 39, 43, 45
27, 29, 33, 38, 42, 44
4, 6, 10, 15, 19, 21
SMBus时钟输入
SMBus的数据输入
从芯片组的参考输入。
2.5V输入DDR -only模式; 3.3V
输入标准SDRAM模式。
反馈时钟芯片组。
输出电压取决于VDD3.3_2.5V 。
低电平输入使能掉电模式;
所有输出将
拉低。
时钟输出。
这些输出提供BUF_IN的副本。
时钟输出。
这些输出提供了互补的副本
BUF_IN 。
时钟输出。
这些输出提供BUF_IN的副本。电压摆幅
取决于VDD3.3_2.5电源。
时钟输出。
这些输出提供了互补的副本
BUF_IN时SEL_DDR是活动的。这些输出提供复印件
BUF_IN时SEL_DDR处于非活动状态。电压摆幅取决于
VDD3.3_2.5电源。
连接到2.5V电源
当W255被配置为
DDR -only模式。连接到3.3V电源，当W255是
配置为标准SDRAM的模式。
2.5V电源电压
DDR [0： 5] C_SDRAM 5 ，7，11 ， 16 ，20，22
[11,1,3,5,7,9]
VDD3.3_2.5
2, 8, 12, 17, 23
VDD2.5
GND
32, 37, 41, 47
3, 9, 14, 18, 26, 31, 35, 40, 46
地
1.0版， 2006年11月25日
第2 9
W255
串行配置地图
串行位将通过在下面的时钟驱动器中读取
顺序：
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
.
.
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
保留，未使用的位应设定为“ 0”。
为W255的SMBus地址是：
表1中。
A6
1
A5
1
A4
0
A3
1
A2
0
A1
0
A0
1
读/写
----
第2位
第1位
位0
10, 11
6, 7
4, 5
字节7 ：输出有效/无效注册
（ 1 =有效， 0 =无效） ，默认=活动
位
第7位
第6位
第5位
4位
第3位
针＃
30, 29
28, 27
21, 22
19, 20
15,16
描述
DDR7T ， DDR7C
DDR6T ， DDR6C
DDR5T_SDRAM8,
DDR5C_SDRAM9
DDR4T_SDRAM6,
DDR4C_SDRAM7
DDR3T_SDRAM4,
DDR3C_SDRAM5
DDR2T_SDRAM2,
DDR2C_SDRAM3
DDR1T_SDRAM0,
DDR1C_SDRAM1
DDR0T_SDRAM10,
DDR0C_SDRAM11
1
1
1
1
1
1
1
1
默认
字节6 ：输出有效/无效注册
（ 1 =有效， 0 =无效） ，默认=活动
位
针＃
描述
版权所有，开车到0
版权所有，开车到0
版权所有，开车到0
FBOUT
DDR11T ， DDR11C
默认
0
0
0
1
1
1
1
1
位7 =
位6 =
位5 =
位4 1
第3位45,44
2位43 ， 42 DDR10T ， DDR10C
1位39 ， 38 DDR9T ， DDR9C
位0 34 33 DDR8T ， DDR8C
1.0版， 2006年11月25日
第3 9
W255
最大额定值
电源电压对地电位..................- 0.5 + 7.0V
直流输入电压（除BUF_IN ） ............ -0.5V到V
DD
+0.5
储存温度...................................- 65 ° C至+ 150°C
静电放电电压.......................................... > 2000V
（每MIL -STD -883方法3015 ）
工作条件
[2]
参数
VDD3.3
VDD2.5
T
A
C
OUT
C
IN
电源电压
电源电压
工作温度（环境温度）
输出电容
输入电容
描述
分钟。
3.135
2.375
0
6
5
典型值。
马克斯。
3.465
2.625
70
单位
V
V
°C
pF
pF
电气特性
在整个工作范围
参数
V
IL
V
IH
I
IL
I
IH
I
OH
I
OL
V
OL
V
OH
I
DD
I
DD
I
DDS
V
OUT
V
OC
IN
DC
描述
输入低电压
输入高电压
输入低电平电流
输入高电流
输出高电流
输出低电流
输出低电压
[3]
输出高电压
[3]
电源电流
[3]
（ DDR -only模式）
电源电流
（ DDR -only模式）
电源电流
输出电压摆幅
输出电压穿越
输入时钟的占空比
[4]
测试条件
对于除SMBus的所有引脚
分钟。
2.0
典型值。
马克斯。
0.8
50
50
单位
V
V
A
A
mA
mA
V
IN
= 0V
V
IN
= V
DD
V
DD
= 2.375V
V
OUT
= 1V
V
DD
= 2.375V
V
OUT
= 1.2V
I
OL
= 12 mA时， V
DD
= 2.375V
I
OH
= -12毫安，V
DD
= 2.375V
空载输出， 133 MHz的
加载输出， 133 MHz的
PWR_DWN ＃ = 0
见测试迂曲（参照
图1）
0.7
(V
DD
/2) –
0.1
48
V
DD
/2
1.7
–18
26
–32
35
0.6
400
500
100
V
DD
+0.6
(V
DD
/2) +
0.1
52
V
V
mA
mA
A
V
V
%
开关特性
参数
–
–
t
3
t
4
t
3d
名字
工作频率
占空比
[3, 5]
= t
2
测试条件
t
1
测量1.4V为3.3V输出
测量V
DD
/ 2为2.5V输出
测量0.4V和2.4V之间
测量2.4V和0.4V之间
测得在20％至80％的
输出（参考
图1）
分钟。
66
IN
DC
–
5%
1.0
1.0
0.5
典型值。
马克斯。
200
IN
DC
+
5%
2.75
2.75
1.50
单位
兆赫
%
V / ns的
V / ns的
V / ns的
SDRAM上升沿率
[3]
SDRAM下降沿率
[3]
DDR上升沿率
[3]
注意事项：
2.
多个电源：
对任何输入或I / O引脚上的电压不能超过电期间的电源引脚。电源排序不是必需的。
3.参数是通过设计和特性保证。不是100 ％生产测试。
4.与负载输出指定的所有参数。
输入时钟的5占空比为50％。上升沿和下降沿速率大于1伏/毫微秒。
1.0版， 2006年11月25日
第4页第9
W255
开关特性
（续）
[4]
参数
t
4d
t
5
t
6
t
7
t
8
名字
DDR下降沿率
[3]
测试条件
测得在20％至80％的
输出（参考
图1）
所有输出同样装
输入边沿大于1 V / ns的
输入边沿大于1 V / ns的
5
5
分钟。
0.5
典型值。
马克斯。
1.50
100
150
10
10
单位
V / ns的
ps
ps
ns
ns
输出到输出偏斜的DDR
[3]
所有输出同样装
输出到输出偏斜的
SDRAM
[3]
SDRAM缓冲LH支柱。延迟
[3]
SDRAM缓冲HL支柱。延迟
[3]
开关波形
占空比时序
t
1
t
2
所有输出上升/下降时间
2.4V
0.4V
t
3
2.4V
0.4V
t
4
3.3V
0V
产量
输出输出扭曲
产量
产量
t
5
SDRAM缓冲区HH和LL传播延迟
1.5V
输入
产量
t
6
1.5V
t
7
1.0版， 2006年11月25日
第5 9
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