CYP15G0403DXB
CYV15G0403DXB
CYW15G0403DXB
独立时钟四路的HOTLink II
收发器
特点
第二代的HOTLink
技术
符合多种标准
- ESCON ， DVB -ASI ， SMPTE- 292M ， SMPTE- 259M ，光纤
通道和千兆以太网（ IEEE802.3z支持）
- CPRI 兼容
- CYW15G0403DXB符合OBSAI - RP3
- 8B / 10B编码数据位或10位未编码数据
四通道收发器从195到操作
1500 MBd的串行数据速率
- CYW15G0403DXB工作在195 1540 MBd的
- 总吞吐量高达12千兆位/秒
第二代的HOTLink技术
真正独立通道
- 每个通道可以在不同的信令速率工作
- 每个信道可以传输不同类型的数据的
可选的输入/输出时钟选项
内部锁相环（ PLL）的与无外部PLL
组件
双差分PECL兼容每通道串行输入
内部DC -恢复
双差分PECL兼容的每个串行输出
通道
- 匹配的50Ω传输线源
- 无需外部偏置电阻
- 信令速率控制的边缘速率
多帧接收成帧器提供对齐选项
- 比特和字节对齐
- 逗号或全部K28.5检测
- 单或多字节成帧器的字节对齐
- 低延时选项
同步LVTTL并行接口
JTAG边界扫描
内置自测试（BIST ），用于在高速链路的测试
兼容
- 光纤模块
- 铜电缆
- 电路板走线
每通道链路质量指示
- 模拟信号检测
- 数字信号检测
低功耗3W @ 3.3V典型
3.3V单电源供电
256球热增强型BGA
提供无铅封装选项
0.25μ BiCMOS技术
功能说明
该CYP （ V） 15G0403DXB
[1]
独立时钟四
的HOTLink II收发器是一个点 - 到 - 点或点对多
点通信构建模块实现数据传输
以上各种像光纤的高速串行链路，
平衡和不平衡的铜传输线。该
信号速率可以是在195到1500的范围内的任意位置
MBd的每个串行链路。每个通道独立操作
用自己的参考时钟允许不同速率。每
发送通道并行接收字符的输入
注册，每个字符的传输编码，然后
将其转换为串行数据。每个接收通道接收串行
数据，并将其转换为并行数据，将该数据解码成
人物，并介绍了这些字符的输出
注册。
图1 2页
显示了典型的连接
独立主机系统和相应的
CYP （ V） （ W） 15G0403DXB芯片
该CYW15G0403DXB
[1]
工作在195到1540 MBd的，
它包括运行在两者的OBSAI RP3数据速率
1536 MBd的和768 MBd的。
该CYV15G0403DXB满足SMPTE- 259M和
SMPTE- 292M符合按照SMPTE EG34-1999病理
逻辑测试要求。
As
a
第二代
的HOTLink
设备，
该
CYP （ V） （ W） 15G0403DXB扩展的HOTLink家庭
增强的集成和更快的数据传输速率的水平，而
保持串行链路兼容性（数据，指令，和
BIST ）与其他HOTLink器件。发送（ TX ）第
该CYP （ V） （W）的15G0403DXB四的HOTLink II由
四个独立的字节宽的通道。每个通道都可以
接受任一8位的数据字符或预先编码的10位的反
使命字符。数据字符可以从通过
发送输入注册到一个集成的8B / 10B编码器到
改善其串行传输特性。这些
编码的字符，然后序列化和输出双
正ECL （ PECL ）兼容差分传输线
在比特率的10或20倍的输入参考驱动程序
时钟用于该信道。
.
记
1. CYV15G0403DXB指的是SMPTE 259M和SMPTE 292M标准的设备。 CYW15G0403DXB指OBSAI RP3兼容设备（最大工作
数据速率为1540 MBd的） 。 CYP15G0403DXB指的是设备不符合SMPTE 259M和SMPTE 292M病理测试要求，也OBSAI
1536 MBd的RP3操作数据速率。 CYP （ V） （ W） 15G0403DXB指的是所有三种设备。
赛普拉斯半导体公司
文件编号： 38-02065牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年5月2日
[+ ]反馈
CYP15G0403DXB
CYV15G0403DXB
CYW15G0403DXB
图1的HOTLink II系统连接
10
10
10
10
10
10
独立
CYP(V)(W)15G0403DXB
10
串行链接
独立
CYP(V)(W)15G0403DXB
10
10
10
10
串行链接
背板或
电缆
连接
10
10
10
10
串行链接
该CYP （ V）的接收（RX ）部分（ W） 15G0403DXB
四路的HOTLink II由四个独立的字节宽
通道。每个信道接收的串行位流从一个
两个PECL兼容差分线路接收器，并使用
一个完全集成的时钟和数据恢复PLL ，
恢复必要的数据recon-的定时信息
梁支。每个恢复的比特流进行反序列化和
成帧成字符， 8B / 10B解码，并且检查
传输错误。恢复解码字符，然后
写入到内部弹性缓冲器，并呈现给
目标主机系统。
集成的8B / 10B编码器/解码器，可以绕过
，在目前外部编码或加密数据系统
并行接口。
并行I / O接口可用于众多被构造
时钟的形式来提供系统的最高灵活性
架构。除了时钟信号的发射路径与
本地参考时钟，所述接收接口也可以是
配置为呈现相对的数据到一个恢复的时钟或一个
本地参考时钟。
每个发送和接收通道包含独立
BIST模式发生器和检查。这BIST硬件
允许在高速测试的高速串行数据路径
每个发射和接收部分，并且横跨在互连
necting链接。
该CYP （ V） （ W） 15G0403DXB是理想的应用程序移植
其中不同的数据速率和串行接口标准
必要为每个信道。一些应用包括
多协议路由器，聚合设备和交换机。
文件编号： 38-02065牧师* F
第45 2
系统主机
10
串行链接
系统主机
[+ ]反馈
CYP15G0403DXB
CYV15G0403DXB
CYW15G0403DXB
CYP （ V） （ W） 15G0403DXB收发器逻辑框图
RXDB [7 ：0]的
RXSTB [2 ：0]的
RXDC [7 ：0]的
RXSTC [2 ：0]的
RXDD [7 ：0]的
RXSTD [2 ：0]的
x11
TXDB [7 ：0]的
TXCTB [1 ：0]的
TXDC [7 ：0]的
TXCTC [1 ：0]的
TXDD [7 ：0]的
TXCTD [1 ：0]的
x10
RXDA [7 ：0]的
RXSTA [2 ：0]的
TXDA [7 ：0]的
TXCTA [1 ：0]的
REFCLKA ±
REFCLKB ±
REFCLKC ±
REFCLKD ±
x10
x11
x10
x11
x10
x11
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
串行器
解串器
串行器
解串器
串行器
解串器
串行器
解串器
TX
RX
TX
RX
TX
RX
TX
RX
INA1±
INA2±
OUTB1±
OUTB2±
OUTA1±
OUTA2±
INB1±
INB2±
OUTD1±
OUTD2±
文件编号： 38-02065牧师* F
OUTC1±
OUTC2±
INC1±
INC2±
IND1±
IND2±
第45 3
[+ ]反馈
初步
CYP15G0403DXB
CYV15G0403DXB
独立时钟四路的HOTLink II收发器
特点
四通道收发器为195- 1500 - M波特系列
信令速率
—
总吞吐量高达12千兆位/秒
第二代的HOTLink
技术
符合多种标准
—
ESCON ， DVB -ASI ， SMPTE- 292M ， SMPTE- 259M ，
光纤通道和千兆以太网（ IEEE802.3z支持）
—
8B / 10B编码数据位或10位未编码数据
真正独立的通道
—
每个通道可以在不同的信号进行操作
率
—
每个信道可以传输不同类型的数据的
可选的输入/输出时钟选项
内部锁相环（ PLL）的，没有外部
PLL元件
双差分PECL兼容的每个串行输入
通道
—
内部DC -恢复
双差分PECL兼容的每个串行输出
通道
—
50传输线匹配源
—
无需外部偏置电阻
—
信令速率控制的边缘速率
多帧接收成帧器提供对齐
选项
—
位和字节对齐
—
逗号或全K28.5检测
—
单个或多个字节成帧器的字节对齐
—
低延时选项
同步LVTTL并行接口
JTAG边界扫描
内置自测试（BIST ），用于在高速链路的测试
兼容
—
光纤模块
—
铜电缆
—
电路板走线
每通道链路质量指示
—
模拟信号检测
—
数字信号检测
低功耗3W @ 3.3V典型
3.3V单电源供电
256球热增强型BGA
0.25 BiCMOS技术
功能说明
该CYP （ V） 15G0403DXB
[1]
独立时钟四
的HOTLink II收发器是一个点 - 到 - 点或点对多
点通信构建模块实现数据传输
以上各种像光纤的高速串行链路，
平衡和不平衡的铜传输线。该
信号速率可以是在195到1500的范围内的任意位置
MBd的每个串行链路。每个通道独立操作
用自己的参考时钟允许不同速率。每
发送通道并行接收字符的输入
注册，每个字符的传输编码，然后
将其转换为串行数据。每个接收通道接收串行
数据，并将其转换为并行数据，将该数据解码成
人物，并介绍了这些字符的输出
注册。
图1
说明之间的典型连接
独立
主持人
系统
和
相应
CYP （ V） 15G0403DXB芯片。
10
10
10
10
串行链接
10
10
10
独立
CYP(V)15G0403DXB
10
10
10
10
10
串行链接
背板或
电缆
连接
10
串行链接
串行链接
10
独立
CYP(V)15G0403DXB
10
10
图1的HOTLink II系统连接
注意：
1. CYV15G0403DXB指符合SMPTE标准的设备。 CYP15G0403DXB指非SMPTE设备。 CYP （Ⅴ） 15G0403DXB对应于两
SMPTE和非SMPTE设备。
赛普拉斯半导体公司
文件编号： 38-02065牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月11日
初步
该CYV15G0403DXB满足SMPTE- 259M和
SMPTE- 292M符合按照SMPTE EG34-1999病理
逻辑测试要求。
As
a
第二代
的HOTLink
设备，
该
CYP （ V） 15G0403DXB扩展的HOTLink家庭
增强的集成和更快的数据传输速率的水平，而
保持串行链路兼容性（数据，指令，和
BIST ）与其他HOTLink器件。发送（ TX ）第
色素P450 （Ⅴ ） 15G0403DXB四路的HOTLink II由四个
独立的字节宽的通道。每个通道都可以接受
在8位数据的字符或预先编码的10位的传输
字符。数据字可被从发送传递
输入寄存器到一个集成的8B / 10B编码器，以提高
其串行传输特性。这些编码
人物是那么序列化和输出双正
ECL （ PECL ）兼容差分传输线驱动器
在一个比特率的任一10-或20-倍的输入参考时钟的
该信道。
该CYP （ V） 15G0403DXB四的接收（RX ）部分
的HOTLink II由四个独立的字节宽的通道。
每个信道接收的串行位流从一个二
PECL兼容差分线路接收器，并且使用
完全集成的时钟和数据恢复PLL ，恢复
必需的数据重构的时序信息。每
CYP15G0403DXB
CYV15G0403DXB
回收的比特流进行反序列化，并装裱成
字符， 8B / 10B解码，并检查传输
错误。恢复解码后的字符，然后写入到
内部弹性缓冲，并提交给目的主机
系统。
集成的8B / 10B编码器/解码器，可以绕过
，在目前外部编码或加密数据系统
并行接口。
并行I / O接口可用于众多被构造
时钟的形式来提供系统的最高灵活性
架构。除了时钟信号的发射路径与
本地参考时钟，所述接收接口也可以是
配置为呈现相对的数据到一个恢复的时钟或一个
本地参考时钟。
每个发送和接收通道包含独立
BIST模式发生器和检查。这BIST硬件
允许在高速测试的高速串行数据路径
每个发射和接收部分，并且横跨在互连
necting链接。
该CYP （ V） 15G0403DXB是理想的端口应用
不同的数据速率和串行接口标准
必要为每个信道。一些应用包括多
协议路由器，汇聚设备和交换机。
CYP （ V） 15G0403DXB收发器逻辑框图
RXDB [7 ：0]的
RXSTB [2 ：0]的
RXDC [7 ：0]的
RXSTC [2 ：0]的
RXDD [7 ：0]的
RXSTD [2 ：0]的
x11
TXDB [7 ：0]的
TXCTB [1 ：0]的
TXDC [7 ：0]的
TXCTC [1 ：0]的
TXDD [7 ：0]的
TXCTD [1 ：0]的
x10
RXDA [7 ：0]的
RXSTA [2 ：0]的
TXDA [7 ：0]的
TXCTA [1 ：0]的
x10
x11
x10
x11
x10
x11
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
串行器
解串器
串行器
解串器
串行器
解串器
串行器
解串器
TX
RX
TX
RX
TX
RX
TX
RX
INA1
INA2
OUTB1
OUTB2
INB1
INB2
OUTD1
OUTD2
OUTA1
OUTA2
OUTC1
OUTC2
文件编号： 38-02065牧师* C
INC1
INC2
IND1
IND2
第43 2
初步
设备配置和控制框图
RFMODE [ A..D ] [1 ：0]的
RFEN [ A..D ]
FRAMCHAR [ A..D ]
DECMODE [ A..D ]
RXBIST [ A..D ]
RXCKSEL [ A..D ]
DECBYP [ A..D ]
RXRATE [ A..D ]
SDASEL [2..1 ] [ A..D ] [1 ：0]的
RXPLLPD [ A..D ]
TXRATE [ A..D ]
TXCKSEL [ A..D ]
PABRST [ A..D ]
TXBIST [ A..D ]
OE[2..1][A..D]
ENCBYP [ A..D ]
GLEN[11..0]
FGLEN[2..0]
CYP15G0403DXB
CYV15G0403DXB
=内部信号
雷恩
ADDR [ 3：0]
DATA [7 ：0]的
设备CON组fi guration
和控制接口
引脚配置（顶视图）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
IN
C1–
IN
C1+
TDI
2
OUT
C1–
OUT
C1+
TMS
3
IN
C2–
IN
C2+
4
OUT
C2–
OUT
C2+
5
V
CC
V
CC
V
CC
V
CC
6
IN
D1–
IN
D1+
ULCD
7
OUT
D1–
OUT
D1+
ULCC
8
GND
9
IN
D2–
IN
D2+
数据
[7]
数据
[6]
10
OUT
D2–
OUT
D2+
数据
[5]
数据
[4]
11
IN
A1–
IN
A1+
数据
[3]
数据
[2]
12
OUT
A1–
OUT
A1+
数据
[1]
数据
[0]
13
GND
14
IN
A2–
IN
A2+
NC
15
OUT
A2–
OUT
A2+
SPD
SELD
16
V
CC
V
CC
V
CC
V
CC
17
IN
B1–
IN
B1+
LDTD
EN
18
OUT
B1–
OUT
B1+
TRST
19
IN
B2–
IN
B2+
LPEND
20
OUT
B2–
OUT
B2+
TDO
GND
GND
INSELC INSELB
GND
GND
TCLK
RESET INSELD INSELA
ULCA
SPD
SELC
GND
GND
LPENB ULCB
LPENA LTEN1
SCAN TMEN3
EN2
V
CC
RX
DC[6]
TX
DC[7]
V
CC
RX
DC[7]
雷恩
V
CC
TX
DC[0]
TX
DC[4]
V
CC
NC
TX
DC[1]
V
CC
NC
SPD
SELB
V
CC
V
CC
V
CC
RX
TX
RX
机顶盒[1] CLKOB机顶盒[0]
LP
ENC
SPD
拉美经济体系
RX
DB[1]
GND
TX
CTC[1]
RX
DC[2]
RX
DC[3]
RX
DC[4]
GND
TX
DC[5]
GND
TX
DC[2]
GND
TX
DC[3]
TX
CLKC
TX
DC[6]
TX
ERRC
GND
RX
STB[2]
RX
DB[3]
RX
DB[6]
GND
RX
DB[0]
RX
DB[4]
GND
RX
DB[5]
RX
DB[7]
GND
RX
DB[2]
金狮森林工业
TX
DB[6]
TX
CLKB
REF
TX
CLKC- CTC [ 0 ]
REF
CLKC +
RX
DC[5]
LFIC
NC
RX
RX
CLKB + CLKB-
TX
ERRB
REF
REF
CLKB + CLKB-
GND
RX
DC[1]
GND
RX
DC[0]
GND
GND
GND
TX
DB[5]
TX
DB[1]
GND
TX
DB[4]
TX
DB[0]
GND
TX
DB[3]
TX
CTB[1]
GND
TX
DB[2]
TX
DB[7]
RX
RX
STC的[0]的STC [1]
RX
TX
RX
RX
STC的[2] CLKOC CLKC + CLKC-
V
CC
TX
DD[0]
TX
DD[3]
TX
DD[5]
TX
DD[6]
V
CC
TX
DD[1]
TX
DD[4]
TX
DD[7]
TX
CLKD
V
CC
TX
DD[2]
TX
CTD[0]
LFID
V
CC
TX
CTD[1]
RX
DD[6]
RX
CLKD-
RX
CLKD +
V
CC
V
CC
V
CC
V
CC
V
CC
RX
DD[2]
RX
DD[3]
RX
DD[4]
RX
DD[5]
RX
DD[1]
RX
STD[0]
RX
STD[1]
RX
DD[0]
V
CC
V
CC
V
CC
RX
STA[1]
RX
STA[0]
RX
DA[1]
RX
DA[5]
GND
TX
CTA[1]
RX
STD[2]
ADDR
[3]
TX
CLKOD
ADDR
REF
[0]
CLKD-
TX
DA[1]
GND
TX
DA[4]
TX
DA[3]
TX
DA[2]
TX
DA[0]
TX
CTA[0]
TX
DA[7]
TX
DA[6]
TX
DA[5]
V
CC
V
CC
V
CC
V
CC
RX
DA[2]
RX
DA[7]
LFIA
TX
RX
CTB [0]的STA [2]
RX
DA[3]
REF
CLKA +
REF
CLKA-
RX
DA[0]
RX
DA[4]
RX
DA[6]
GND
ADDR
REF
TX
[2]
CLKD + CLKOA
ADDR
[1]
NC
RX
TX
CLKA + ERRA
TX
CLKA
RX
CLKA-
GND
GND
GND
RX
DD[7]
GND
GND
TX
ERRD
文件编号： 38-02065牧师* C
第43 5
CYP15G0403DXB
CYV15G0403DXB
CYW15G0403DXB
独立时钟四路的HOTLink II
收发器
特点
第二代的HOTLink
技术
符合多种标准
- ESCON ， DVB -ASI ， SMPTE- 292M ， SMPTE- 259M ，光纤
通道和千兆以太网（ IEEE802.3z支持）
- CPRI 兼容
- CYW15G0403DXB符合OBSAI - RP3
- 8B / 10B编码数据位或10位未编码数据
四通道收发器从195到操作
1500 MBd的串行数据速率
- CYW15G0403DXB工作在195 1540 MBd的
- 总吞吐量高达12千兆位/秒
第二代的HOTLink技术
真正独立通道
- 每个通道可以在不同的信令速率工作
- 每个信道可以传输不同类型的数据的
可选的输入/输出时钟选项
内部锁相环（ PLL）的与无外部PLL
组件
双差分PECL兼容每通道串行输入
内部DC -恢复
双差分PECL兼容的每个串行输出
通道
- 匹配的50Ω传输线源
- 无需外部偏置电阻
- 信令速率控制的边缘速率
多帧接收成帧器提供对齐选项
- 比特和字节对齐
- 逗号或全部K28.5检测
- 单或多字节成帧器的字节对齐
- 低延时选项
同步LVTTL并行接口
JTAG边界扫描
内置自测试（BIST ），用于在高速链路的测试
兼容
- 光纤模块
- 铜电缆
- 电路板走线
每通道链路质量指示
- 模拟信号检测
- 数字信号检测
低功耗3W @ 3.3V典型
3.3V单电源供电
256球热增强型BGA
提供无铅封装选项
0.25μ BiCMOS技术
功能说明
该CYP （ V） 15G0403DXB
[1]
独立时钟四
的HOTLink II收发器是一个点 - 到 - 点或点对多
点通信构建模块实现数据传输
以上各种像光纤的高速串行链路，
平衡和不平衡的铜传输线。该
信号速率可以是在195到1500的范围内的任意位置
MBd的每个串行链路。每个通道独立操作
用自己的参考时钟允许不同速率。每
发送通道并行接收字符的输入
注册，每个字符的传输编码，然后
将其转换为串行数据。每个接收通道接收串行
数据，并将其转换为并行数据，将该数据解码成
人物，并介绍了这些字符的输出
注册。
图1 2页
显示了典型的连接
独立主机系统和相应的
CYP （ V） （ W） 15G0403DXB芯片
该CYW15G0403DXB
[1]
工作在195到1540 MBd的，
它包括运行在两者的OBSAI RP3数据速率
1536 MBd的和768 MBd的。
该CYV15G0403DXB满足SMPTE- 259M和
SMPTE- 292M符合按照SMPTE EG34-1999病理
逻辑测试要求。
As
a
第二代
的HOTLink
设备，
该
CYP （ V） （ W） 15G0403DXB扩展的HOTLink家庭
增强的集成和更快的数据传输速率的水平，而
保持串行链路兼容性（数据，指令，和
BIST ）与其他HOTLink器件。发送（ TX ）第
该CYP （ V） （W）的15G0403DXB四的HOTLink II由
四个独立的字节宽的通道。每个通道都可以
接受任一8位的数据字符或预先编码的10位的反
使命字符。数据字符可以从通过
发送输入注册到一个集成的8B / 10B编码器到
改善其串行传输特性。这些
编码的字符，然后序列化和输出双
正ECL （ PECL ）兼容差分传输线
在比特率的10或20倍的输入参考驱动程序
时钟用于该信道。
.
记
1. CYV15G0403DXB指的是SMPTE 259M和SMPTE 292M标准的设备。 CYW15G0403DXB指OBSAI RP3兼容设备（最大工作
数据速率为1540 MBd的） 。 CYP15G0403DXB指的是设备不符合SMPTE 259M和SMPTE 292M病理测试要求，也OBSAI
1536 MBd的RP3操作数据速率。 CYP （ V） （ W） 15G0403DXB指的是所有三种设备。
赛普拉斯半导体公司
文件编号： 38-02065牧师* F
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年5月2日
[+ ]反馈
CYP15G0403DXB
CYV15G0403DXB
CYW15G0403DXB
图1的HOTLink II系统连接
10
10
10
10
10
10
独立
CYP(V)(W)15G0403DXB
10
串行链接
独立
CYP(V)(W)15G0403DXB
10
10
10
10
串行链接
背板或
电缆
连接
10
10
10
10
串行链接
该CYP （ V）的接收（RX ）部分（ W） 15G0403DXB
四路的HOTLink II由四个独立的字节宽
通道。每个信道接收的串行位流从一个
两个PECL兼容差分线路接收器，并使用
一个完全集成的时钟和数据恢复PLL ，
恢复必要的数据recon-的定时信息
梁支。每个恢复的比特流进行反序列化和
成帧成字符， 8B / 10B解码，并且检查
传输错误。恢复解码字符，然后
写入到内部弹性缓冲器，并呈现给
目标主机系统。
集成的8B / 10B编码器/解码器，可以绕过
，在目前外部编码或加密数据系统
并行接口。
并行I / O接口可用于众多被构造
时钟的形式来提供系统的最高灵活性
架构。除了时钟信号的发射路径与
本地参考时钟，所述接收接口也可以是
配置为呈现相对的数据到一个恢复的时钟或一个
本地参考时钟。
每个发送和接收通道包含独立
BIST模式发生器和检查。这BIST硬件
允许在高速测试的高速串行数据路径
每个发射和接收部分，并且横跨在互连
necting链接。
该CYP （ V） （ W） 15G0403DXB是理想的应用程序移植
其中不同的数据速率和串行接口标准
必要为每个信道。一些应用包括
多协议路由器，聚合设备和交换机。
文件编号： 38-02065牧师* F
第45 2
系统主机
10
串行链接
系统主机
[+ ]反馈
CYP15G0403DXB
CYV15G0403DXB
CYW15G0403DXB
CYP （ V） （ W） 15G0403DXB收发器逻辑框图
RXDB [7 ：0]的
RXSTB [2 ：0]的
RXDC [7 ：0]的
RXSTC [2 ：0]的
RXDD [7 ：0]的
RXSTD [2 ：0]的
x11
TXDB [7 ：0]的
TXCTB [1 ：0]的
TXDC [7 ：0]的
TXCTC [1 ：0]的
TXDD [7 ：0]的
TXCTD [1 ：0]的
x10
RXDA [7 ：0]的
RXSTA [2 ：0]的
TXDA [7 ：0]的
TXCTA [1 ：0]的
REFCLKA ±
REFCLKB ±
REFCLKC ±
REFCLKD ±
x10
x11
x10
x11
x10
x11
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
串行器
解串器
串行器
解串器
串行器
解串器
串行器
解串器
TX
RX
TX
RX
TX
RX
TX
RX
INA1±
INA2±
OUTB1±
OUTB2±
OUTA1±
OUTA2±
INB1±
INB2±
OUTD1±
OUTD2±
文件编号： 38-02065牧师* F
OUTC1±
OUTC2±
INC1±
INC2±
IND1±
IND2±
第45 3
[+ ]反馈
初步
CYP15G0403DXB
CYV15G0403DXB
独立时钟四路的HOTLink II收发器
特点
四通道收发器为195- 1500 - M波特系列
信令速率
—
总吞吐量高达12千兆位/秒
第二代的HOTLink
技术
符合多种标准
—
ESCON ， DVB -ASI ， SMPTE- 292M ， SMPTE- 259M ，
光纤通道和千兆以太网（ IEEE802.3z支持）
—
8B / 10B编码数据位或10位未编码数据
真正独立的通道
—
每个通道可以在不同的信号进行操作
率
—
每个信道可以传输不同类型的数据的
可选的输入/输出时钟选项
内部锁相环（ PLL）的，没有外部
PLL元件
双差分PECL兼容的每个串行输入
通道
—
内部DC -恢复
双差分PECL兼容的每个串行输出
通道
—
50传输线匹配源
—
无需外部偏置电阻
—
信令速率控制的边缘速率
多帧接收成帧器提供对齐
选项
—
位和字节对齐
—
逗号或全K28.5检测
—
单个或多个字节成帧器的字节对齐
—
低延时选项
同步LVTTL并行接口
JTAG边界扫描
内置自测试（BIST ），用于在高速链路的测试
兼容
—
光纤模块
—
铜电缆
—
电路板走线
每通道链路质量指示
—
模拟信号检测
—
数字信号检测
低功耗3W @ 3.3V典型
3.3V单电源供电
256球热增强型BGA
0.25 BiCMOS技术
功能说明
该CYP （ V） 15G0403DXB
[1]
独立时钟四
的HOTLink II收发器是一个点 - 到 - 点或点对多
点通信构建模块实现数据传输
以上各种像光纤的高速串行链路，
平衡和不平衡的铜传输线。该
信号速率可以是在195到1500的范围内的任意位置
MBd的每个串行链路。每个通道独立操作
用自己的参考时钟允许不同速率。每
发送通道并行接收字符的输入
注册，每个字符的传输编码，然后
将其转换为串行数据。每个接收通道接收串行
数据，并将其转换为并行数据，将该数据解码成
人物，并介绍了这些字符的输出
注册。
图1
说明之间的典型连接
独立
主持人
系统
和
相应
CYP （ V） 15G0403DXB芯片。
10
10
10
10
串行链接
10
10
10
独立
CYP(V)15G0403DXB
10
10
10
10
10
串行链接
背板或
电缆
连接
10
串行链接
串行链接
10
独立
CYP(V)15G0403DXB
10
10
图1的HOTLink II系统连接
注意：
1. CYV15G0403DXB指符合SMPTE标准的设备。 CYP15G0403DXB指非SMPTE设备。 CYP （Ⅴ） 15G0403DXB对应于两
SMPTE和非SMPTE设备。
赛普拉斯半导体公司
文件编号： 38-02065牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月11日
初步
该CYV15G0403DXB满足SMPTE- 259M和
SMPTE- 292M符合按照SMPTE EG34-1999病理
逻辑测试要求。
As
a
第二代
的HOTLink
设备，
该
CYP （ V） 15G0403DXB扩展的HOTLink家庭
增强的集成和更快的数据传输速率的水平，而
保持串行链路兼容性（数据，指令，和
BIST ）与其他HOTLink器件。发送（ TX ）第
色素P450 （Ⅴ ） 15G0403DXB四路的HOTLink II由四个
独立的字节宽的通道。每个通道都可以接受
在8位数据的字符或预先编码的10位的传输
字符。数据字可被从发送传递
输入寄存器到一个集成的8B / 10B编码器，以提高
其串行传输特性。这些编码
人物是那么序列化和输出双正
ECL （ PECL ）兼容差分传输线驱动器
在一个比特率的任一10-或20-倍的输入参考时钟的
该信道。
该CYP （ V） 15G0403DXB四的接收（RX ）部分
的HOTLink II由四个独立的字节宽的通道。
每个信道接收的串行位流从一个二
PECL兼容差分线路接收器，并且使用
完全集成的时钟和数据恢复PLL ，恢复
必需的数据重构的时序信息。每
CYP15G0403DXB
CYV15G0403DXB
回收的比特流进行反序列化，并装裱成
字符， 8B / 10B解码，并检查传输
错误。恢复解码后的字符，然后写入到
内部弹性缓冲，并提交给目的主机
系统。
集成的8B / 10B编码器/解码器，可以绕过
，在目前外部编码或加密数据系统
并行接口。
并行I / O接口可用于众多被构造
时钟的形式来提供系统的最高灵活性
架构。除了时钟信号的发射路径与
本地参考时钟，所述接收接口也可以是
配置为呈现相对的数据到一个恢复的时钟或一个
本地参考时钟。
每个发送和接收通道包含独立
BIST模式发生器和检查。这BIST硬件
允许在高速测试的高速串行数据路径
每个发射和接收部分，并且横跨在互连
necting链接。
该CYP （ V） 15G0403DXB是理想的端口应用
不同的数据速率和串行接口标准
必要为每个信道。一些应用包括多
协议路由器，汇聚设备和交换机。
CYP （ V） 15G0403DXB收发器逻辑框图
RXDB [7 ：0]的
RXSTB [2 ：0]的
RXDC [7 ：0]的
RXSTC [2 ：0]的
RXDD [7 ：0]的
RXSTD [2 ：0]的
x11
TXDB [7 ：0]的
TXCTB [1 ：0]的
TXDC [7 ：0]的
TXCTC [1 ：0]的
TXDD [7 ：0]的
TXCTD [1 ：0]的
x10
RXDA [7 ：0]的
RXSTA [2 ：0]的
TXDA [7 ：0]的
TXCTA [1 ：0]的
x10
x11
x10
x11
x10
x11
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
相
对齐
卜FF器
编码器
8B/10B
弹性
卜FF器
解码器
8B/10B
成帧器
串行器
解串器
串行器
解串器
串行器
解串器
串行器
解串器
TX
RX
TX
RX
TX
RX
TX
RX
INA1
INA2
OUTB1
OUTB2
INB1
INB2
OUTD1
OUTD2
OUTA1
OUTA2
OUTC1
OUTC2
文件编号： 38-02065牧师* C
INC1
INC2
IND1
IND2
第43 2
初步
设备配置和控制框图
RFMODE [ A..D ] [1 ：0]的
RFEN [ A..D ]
FRAMCHAR [ A..D ]
DECMODE [ A..D ]
RXBIST [ A..D ]
RXCKSEL [ A..D ]
DECBYP [ A..D ]
RXRATE [ A..D ]
SDASEL [2..1 ] [ A..D ] [1 ：0]的
RXPLLPD [ A..D ]
TXRATE [ A..D ]
TXCKSEL [ A..D ]
PABRST [ A..D ]
TXBIST [ A..D ]
OE[2..1][A..D]
ENCBYP [ A..D ]
GLEN[11..0]
FGLEN[2..0]
CYP15G0403DXB
CYV15G0403DXB
=内部信号
雷恩
ADDR [ 3：0]
DATA [7 ：0]的
设备CON组fi guration
和控制接口
引脚配置（顶视图）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
IN
C1–
IN
C1+
TDI
2
OUT
C1–
OUT
C1+
TMS
3
IN
C2–
IN
C2+
4
OUT
C2–
OUT
C2+
5
V
CC
V
CC
V
CC
V
CC
6
IN
D1–
IN
D1+
ULCD
7
OUT
D1–
OUT
D1+
ULCC
8
GND
9
IN
D2–
IN
D2+
数据
[7]
数据
[6]
10
OUT
D2–
OUT
D2+
数据
[5]
数据
[4]
11
IN
A1–
IN
A1+
数据
[3]
数据
[2]
12
OUT
A1–
OUT
A1+
数据
[1]
数据
[0]
13
GND
14
IN
A2–
IN
A2+
NC
15
OUT
A2–
OUT
A2+
SPD
SELD
16
V
CC
V
CC
V
CC
V
CC
17
IN
B1–
IN
B1+
LDTD
EN
18
OUT
B1–
OUT
B1+
TRST
19
IN
B2–
IN
B2+
LPEND
20
OUT
B2–
OUT
B2+
TDO
GND
GND
INSELC INSELB
GND
GND
TCLK
RESET INSELD INSELA
ULCA
SPD
SELC
GND
GND
LPENB ULCB
LPENA LTEN1
SCAN TMEN3
EN2
V
CC
RX
DC[6]
TX
DC[7]
V
CC
RX
DC[7]
雷恩
V
CC
TX
DC[0]
TX
DC[4]
V
CC
NC
TX
DC[1]
V
CC
NC
SPD
SELB
V
CC
V
CC
V
CC
RX
TX
RX
机顶盒[1] CLKOB机顶盒[0]
LP
ENC
SPD
拉美经济体系
RX
DB[1]
GND
TX
CTC[1]
RX
DC[2]
RX
DC[3]
RX
DC[4]
GND
TX
DC[5]
GND
TX
DC[2]
GND
TX
DC[3]
TX
CLKC
TX
DC[6]
TX
ERRC
GND
RX
STB[2]
RX
DB[3]
RX
DB[6]
GND
RX
DB[0]
RX
DB[4]
GND
RX
DB[5]
RX
DB[7]
GND
RX
DB[2]
金狮森林工业
TX
DB[6]
TX
CLKB
REF
TX
CLKC- CTC [ 0 ]
REF
CLKC +
RX
DC[5]
LFIC
NC
RX
RX
CLKB + CLKB-
TX
ERRB
REF
REF
CLKB + CLKB-
GND
RX
DC[1]
GND
RX
DC[0]
GND
GND
GND
TX
DB[5]
TX
DB[1]
GND
TX
DB[4]
TX
DB[0]
GND
TX
DB[3]
TX
CTB[1]
GND
TX
DB[2]
TX
DB[7]
RX
RX
STC的[0]的STC [1]
RX
TX
RX
RX
STC的[2] CLKOC CLKC + CLKC-
V
CC
TX
DD[0]
TX
DD[3]
TX
DD[5]
TX
DD[6]
V
CC
TX
DD[1]
TX
DD[4]
TX
DD[7]
TX
CLKD
V
CC
TX
DD[2]
TX
CTD[0]
LFID
V
CC
TX
CTD[1]
RX
DD[6]
RX
CLKD-
RX
CLKD +
V
CC
V
CC
V
CC
V
CC
V
CC
RX
DD[2]
RX
DD[3]
RX
DD[4]
RX
DD[5]
RX
DD[1]
RX
STD[0]
RX
STD[1]
RX
DD[0]
V
CC
V
CC
V
CC
RX
STA[1]
RX
STA[0]
RX
DA[1]
RX
DA[5]
GND
TX
CTA[1]
RX
STD[2]
ADDR
[3]
TX
CLKOD
ADDR
REF
[0]
CLKD-
TX
DA[1]
GND
TX
DA[4]
TX
DA[3]
TX
DA[2]
TX
DA[0]
TX
CTA[0]
TX
DA[7]
TX
DA[6]
TX
DA[5]
V
CC
V
CC
V
CC
V
CC
RX
DA[2]
RX
DA[7]
LFIA
TX
RX
CTB [0]的STA [2]
RX
DA[3]
REF
CLKA +
REF
CLKA-
RX
DA[0]
RX
DA[4]
RX
DA[6]
GND
ADDR
REF
TX
[2]
CLKD + CLKOA
ADDR
[1]
NC
RX
TX
CLKA + ERRA
TX
CLKA
RX
CLKA-
GND
GND
GND
RX
DD[7]
GND
GND
TX
ERRD
文件编号： 38-02065牧师* C
第43 5
QQ：2880707522 复制
