CY7C4831/4
1
CY7C4801/4811/4821
CY7C4831/4841/4851
五百一十二分之二百五十六/ 1K / 2K / 4K / 8K ×9 ×2
双Sync的FIFO
特点
双高速，低功耗，先入先出（ FIFO ）
回忆
双256× 9 （ CY7C4801 ）
双512× 9 （ CY7C4811 ）
双1K ×9 （ CY7C4821 ）
双2K ×9 （ CY7C4831 ）
双4K ×9 （ CY7C4841 ）
双8K ×9 （ CY7C4851 ）
在功能上相当于两个CY7C4201 / 4221分之4211 /
4231/4241/4251的FIFO在一个单一的包
0.65微米CMOS工艺，以获得最佳速度/功耗
高速100 MHz工作频率（ 10 ns的读/写周期
次）
提供大容量的优化组合，高
速度快，设计灵活，占地面积小
完全异步和同步读写
手术
每个设备四个状态标志：空，满，编程和
梅布尔几乎空/几乎满
低功耗 - 我
CC1
= 60毫安
输出使能（ OEA / OEB ）引脚
深度扩展能力
宽度扩展能力
节省空间的64引脚TQFP
引脚兼容，功能上等同于IDT72801 ，
72811, 72821, 72831, 72841,72851
这些FIFO中有9位输入了两组独立和
这是由独立的时钟进行控制，使输出端口
信号。输入端口是通过一个自由运行的时钟控制
（ WCLKA ， WCLKB ）和两个写使能引脚（ WENA1 ，
WENA2 / LDA ， WENB1 ， WENB2 / LDB ） 。
当（ WENA1 ， WENB1 ）低和（ WENA2 / LDA ，
WENB2 / LDB）为HIGH时，数据被写入到FIFO的
上升（ WCLKA ， WCLKB ）信号的边沿。虽然（ WENA1 ，
WENA2 / LDA ， WENB1 ， WENB2 / LDB ）保持活跃，数据
持续写入每个WCLKA ， WCLKB的FIFO
周期。输出端口是由一个控制以类似的方式
自由运行的读出时钟（ RCLKA ， RCLKB ）和两个读烯
能引脚（ （ RENA1 ， RENB1 ），（ RENA2 ， RENB2 ））。此外，
该CY7C48X1已输出使能引脚（ OEA ， OEB ）每个
FIFO。读（ RCLKA ， RCLKB ）和write （ WCLKA ，
WCLKB ）时钟可连接在一起的单时钟操作
灰或两个时钟可以独立地为asynchro-运行
理性的读/写应用程序。时钟频率高达100 MHz
是可以实现的。
深度扩展可以使用一个使能输入端为系统
控制，而其他使被扩展逻辑控制
直接数据流。
该CY7C48X1提供了两组四个不同的状态引脚：空，
全，几乎是空白，几乎已满。在几乎空/几乎满标志
是可编程的，以单字粒度。可编程
标志缺省为空+ 7和Full -7 。
该标志是同步的，也就是说，它们改变状态相
无论是读出时钟（ RCLKA ， RCLKB ）或写时钟
（ WCLKA ， WCLKB ） 。当进入或退出空
几乎是空的状态，标志被专门更新
（ RCLKA ， RCLKB ） 。该标志表示几乎全满，和全
状态是由（ WCLKA ， WCLKB ）的同步更新，独家
异步的标志建筑保证标志维护
其用于至少一个周期的状态
所有的配置都采用了先进的0.65μ制
n阱CMOS技术。输入ESD保护大于
2001V ，并且闩锁，防止通过使用保护环。
功能说明
该CY7C48X1是双高速，低功耗，先在
先出（ FIFO ）存储器与主频的读写接口安排
ES 。所有9位宽，并作为两个独立的FIFO 。该
CY7C48X1是引脚兼容IDT728X1 。可编程
功能包括几乎全/近空标志。这些FIFO
对于各种各样的数据缓冲需求提供解决方案，
包括高速数据采集，多处理器接口安排
ES和通信缓冲。
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