初步
CY7C1460AV25
CY7C1462AV25
CY7C1464AV25
36兆位（ 1M ×36 / 2M ×18 / 512K X 72 ）流水线
SRAM与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
可用的速度等级为250 ， 200和167 MHz的
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单2.5V电源
2.5V / 1.8V的I / O操作
快速时钟到输出时间
- 2.6纳秒（ 250 - MHz器件）
- 3.2纳秒（ 200 - MHz器件）
- 3.4纳秒（ 167 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
CY7C1460AV25和CY7C1462AV25可用
无铅TQFP 100和165 FBGA封装
CY7C1464AV25 209球FBGA封装
IEEE 1149.1 JTAG边界扫描
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1460AV25 / CY7C1462AV25 / CY7C1464AV25是
2.5V ， 1兆位×36 /双兆位×18 /同步流水线突发
静态存储器与无总线延迟 （ NOBL ）的逻辑，分别。
它们被设计为支持真正的无限背到背
读/写操作，无等待状态。该
CY7C1460AV25/CY7C1462AV25/CY7C1464AV25
是
配备有需要启用高级（ NOBL ）逻辑
数据传输是连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
的数据吞吐量的系统中需要频繁
读/写转换。该CY7C1460AV25 / CY7C1462AV25 /
CY7C1464AV25引脚兼容和功能equiv-
alent到ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。写操作是由控制
字节写选择（ BW
a
-BW
h
对于CY7C1464AV25 ，
BW
a
-BW
d
对于CY7C1460AV25和BW
a
-BW
b
为
CY7C1462AV25 ）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图- CY7C1460AV25 （ 1兆位×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05354修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年12月14日
初步
逻辑框图- CY7C1462AV25 （ 2兆比特×18 ）
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
CY7C1460AV25
CY7C1462AV25
CY7C1464AV25
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
的DQ
DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
逻辑框图， CY7C1464AV25 （ 512K X 72 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
DQP
e
DQP
f
DQP
g
DQP
h
WE
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1460AV25-250
CY7C1462AV25-250
CY7C1464AV25-250
最大访问时间
最大工作电流
最大的CMOS待机电流
2.6
435
100
CY7C1460AV25-200
CY7C1462AV25-200
CY7C1464AV25-200
3.2
385
100
CY7C1460AV25-167
CY7C1462AV25-167
CY7C1464AV25-167
3.4
335
100
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号： 38-05354修订版**
第27 2
初步
销刀豆网络gurations
（续）
165球FBGA封装引脚
CY7C1460AV25 （ 1兆位× 36 ）
4
5
6
7
BW
c
BW
d
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
CY7C1460AV25
CY7C1462AV25
CY7C1464AV25
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/288M
NC
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
NC
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
NC
模式
2
A
A
NC
DQ
c
DQ
c
DQ
c
DQ
c
NC
DQ
d
DQ
d
DQ
d
DQ
d
NC
NC/72M
A
3
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
8
ADV / LD
9
A
10
A
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
NC
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
A
11
NC
NC/144M
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
ZZ
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
NC
A
BW
b
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
CE
3
CLK
CEN
WE
OE
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
A
CY7C1462AV25 （ 2兆比特× 18 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC/288M
NC
NC
NC
NC
NC
NC
NC
DQ
b
DQ
b
DQ
b
DQ
b
DQP
b
NC
模式
2
A
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
NC
NC
NC
NC
NC
NC
NC/72M
A
3
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
b
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
NC
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
CEN
WE
V
SS
8
ADV / LD
9
A
10
A
A
NC
NC
NC
NC
NC
NC
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
A
11
A
NC/144M
DQP
a
DQ
a
DQ
a
DQ
a
DQ
a
ZZ
NC
NC
NC
NC
NC
NC
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
OE
V
SS
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
A
文件编号： 38-05354修订版**
第27 4
初步
销刀豆网络gurations
（续）
209引脚PBGA
CY7C1464AV25 （ 512K X 72 ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
DQG
DQG
DQG
DQG
DQPG
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPd
DQD
DQD
DQD
DQD
CY7C1460AV25
CY7C1462AV25
CY7C1464AV25
2
DQG
DQG
DQG
DQG
DQPc
DQC
DQC
DQC
DQC
NC
DQH
DQH
DQH
DQH
DQPH
DQD
DQD
DQD
DQD
3
A
BWS
c
BWS
h
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
CLK
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TMS
4
CE
2
BWS
g
BWS
d
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDI
5
A
NC
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
NC/72M
A
A
6
ADV / LD
WE
CE
1
OE
V
DD
NC
NC
NC
NC
CEN
NC
NC
NC
ZZ
V
DD
模式
A
A1
A0
7
A
A
NC
NC
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
V
SS
V
DD
NC
A
A
A
8
CE
3
BWS
b
BWS
e
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
A
A
TDO
9
A
BWS
f
BWS
a
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
NC
V
DDQ
V
SS
V
DDQ
V
SS
V
DDQ
V
SS
NC
A
TCK
10
DQB
DQB
DQB
DQB
DQPF
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPa
DQE
DQE
DQE
DQE
11
DQB
DQB
DQB
DQB
DQPb
DQF
DQF
DQF
DQF
NC
DQA
DQA
DQA
DQA
DQPE
DQE
DQE
DQE
DQE
引脚德网络nitions
引脚名称
A0
A1
A
BW
a
BW
b
BW
c
BW
d
BW
e
BW
f
BW
g
BW
h
WE
A0
A1
A
I / O类型
输入 -
同步
输入 -
同步
引脚说明
用于选择的地址位置中的一个地址输入。
取样的上升沿
在CLK 。
字节写选择输入，低电平有效。
合格与我们进行写入SRAM 。
采样在CLK的上升沿。 BW
a
控制DQ
a
和DQP
a
， BW
b
控制DQ
b
和DQP
b
,
BW
c
控制DQ
c
和DQP
c
， BW
d
控制DQ
d
和DQP
d
， BW
e
控制DQ
e
和DQP
e
， BW
f
控制DQ
f
和DQP
f
， BW
g
控制DQ
g
和DQP
g
， BW
h
控制DQ
h
和DQP
h
.
输入 -
同步
输入 -
同步
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。这
信号必须置为低电平来启动写序列。
用于选择的地址位置中的一个地址输入。
取样的上升沿
在CLK 。
文件编号： 38-05354修订版**
第27 5
QQ：2880707522 复制
