350B
初步
CY7C1350B
128Kx36流水线SRAM与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
设备IDT71V546 ， MT55L128L36P和MCM63Z736
支持166 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
内部自定时输出缓冲控制，以消除
需要使用参考
完全注册（输入和输出）的流水线
手术
字节写能力
128K ×36个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 3.5纳秒（ 166 - MHz器件）
- 3.8纳秒（ 150 - MHz器件）
- 4.0纳秒（ 143 - MHz器件）
- 4.2纳秒（ 133 - MHz器件）
- 5.0纳秒（ 100 - MHz器件）
- 7.0纳秒（ 80 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
JEDEC标准的100 TQFP封装
连拍能力直线或交错突发订单
低待机功耗（ 17.325毫瓦最大）
功能说明
该CY7C1350B是3.3V ， 128K 36同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作，而不会插入
等待状态。该CY7C1350B配备了先进
无总线延迟 （ NOBL ）逻辑才能启用consec-
被转移的EV- utive读取数据/写操作
红霉素时钟周期。该功能极大地提高了
吞吐量SRAM的，特别是在需要的系统
频繁的读/写转换。该CY7C1350B引脚/功能
倚重
兼容
to
ZBT
静态存储器
IDT71V546,
MT55L128L36P和MCM63Z736 。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）的信号，其中合格
当去断言暂停操作并延长了previ-
OU的时钟周期。从时钟上升最大接入延迟是
3.5纳秒（ 166 - MHz器件） 。
写操作是由四个字节写选择控制
（ BWS
[3:0]
）和写使能（ WE）输入。所有的写操作CON-
管道具有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
CLK
D
数据在REG 。
CE Q
36
17
控制
和WRITE
逻辑
17
128Kx36
内存
ARRAY
36
36
ADV / LD
A
[16:0]
CEN
CE
1
CE2
CE3
WE
BWS
[3:0]
模式
CLK
OOUTPUT
注册
逻辑
36
DQ
[31:0]
DP
[3:0]
OE
.
选购指南
-166
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
阴影区域包含预览。
NOBL和无总线延迟是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
-150
3.8
375
5
-143
4.0
350
5
-133
4.2
300
5
-100
5.0
250
5
-80
7.0
200
5
3.5
广告
广告
400
5
赛普拉斯半导体公司
文件编号： 38-05045牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年9月7日
初步
引脚德网络nitions
引脚数
50–44,
81–82, 99,
100, 32–37
96–93
名字
A
[16:0]
I / O
输入 -
同步
输入 -
同步
描述
CY7C1350B
用于选择的131,072地址位置中的一个地址输入。采样
在CLK的上升沿。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
0
控制DQ
[7:0]
和DP
0
， BWS
1
控制DQ
[15:8]
和DP
1
， BWS
2
控制DQ
[23:16]
和DP
2
， BWS
3
控制
DQ
[31:24]
和DP
3
。见写周期说明表的详细信息。
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是活性
低。此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器
先进的。时为低，一个新的地址可以被装载到该装置用于接入。
被取消后， ADV / LD应以加载新的驱动为低电平
地址。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。再加上内部的同步逻辑块
装置来控制的I / O引脚的方向。当低时，I / O引脚，允许
表现为输出。当拉高高， I / O引脚三态，并采取行动
作为输入数据引脚。写序列的数据部分期间OE被屏蔽，
在从取消选定状态时出现的第一时钟，当该设备有
被取消。
时钟使能输入，低电平有效。当置为低电平的时钟信号recog-
由SRAM认列。当无效高电平的时钟信号被屏蔽。自
取消断言岑不会取消选择该设备，岑可用于扩展
需要时前一个周期。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[16:0]
期间的前一个时钟的上升
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
[31:0]
被放置在一个三态条件。输出是自动
写序列的数据部分中的三表示，在第一个时钟时，
刚刚脱离取消选中状态，当设备被取消，不管
对OE的状态。
双向数据奇偶校验I / O线。在功能上，这些信号是相同的
DQ
[31:0]
。在写序列， DP
0
由BWS控制
0
， DP
1
通过控制
BWS
1
， DP
2
由BWS控制
2
和DP
3
由BWS控制
3
.
模式输入。选择设备的脉冲串顺序。接高电平选择交错
爆秩序。拉至低电平选择线性突发顺序。模式应该不会改变
操作过程中的状态。当悬空模式将默认为高电平，以一个跨
阔叶爆秩序。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
电源为I / O电路。应连接到3.3V电源。
BWS
[3:0]
88
85
WE
ADV / LD
输入 -
同步
输入 -
同步
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
87
CEN
输入 -
同步
29–28,
DQ
[31:0]
25–22,
19–18,
13–12, 9–6,
3–2, 79–78,
75–72,
69–68, 63–62
59–56, 53–52
30, 1, 80 51
DP
[3:0]
I / O-
同步
I / O-
同步
输入带针
31
模式
15, 16, 41, 65,
66, 91
4, 11, 14, 20,
27, 54, 61, 70,
77
V
DD
V
DDQ
电源
I / O电源
供应
文件编号： 38-05045牧师**
第14页3
初步
引脚德网络nitions
（续）
引脚数
5, 10, 17, 21,
26, 40, 55, 60,
64, 67, 71, 76,
90
83, 84
名字
V
SS
I / O
地
描述
CY7C1350B
地面的装置。应连接到该系统的地面。
NC
-
-
未连接。保留的地址输入的深度扩展。销83和84将
分别用于256K和512K的深度。
不使用的引脚。这些引脚应悬空或连接到V
SS
.
突发读访问
该CY7C1350B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
突发计数器使用A0和A1的突发序列，并将
环绕式充分递增时。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态，使输入或WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
写访问时，以下条件为发起
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址
0
A
16
加载
到地址寄存器。写信号被锁存到
控制逻辑块。
在随后的时钟上升的数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现DQ上的数据
[31:0]
和
DP
[3:0]
。此外，该地址用于后续访问
（读/写/取消）被锁存到地址寄存器
（提供相应的控制信号被置位） 。
在下一个时钟上升呈现给DQ的数据
[31:0]
和
DP
[3:0]
（或字节写操作的一个子集，看到写周期
有关详细信息）输入描述表被锁装置
和写操作完成。
在写操作期间写入的数据由控制
BWS
[3:0]
信号。该CY7C1350B提供字节写capa-
这是在写周期说明表中描述相容性。
断言写使能输入（ WE）与选定的字节
写选择（ BWS
[3:0]
）输入将有选择地写只
所需的字节数。字节写操作字节期间未选择
将保持不变。一个同步自定时写机器人 -
NISM已经提供简化的写操作。字节
写能力已被列入以大大简化
读/修改/写序列，其可以减少到SIM-
PLE字节写操作。
由于CY7C1350B是一种常见的I / O设备，数据
不应该被驱入装置而输出AC-
略去。输出使能（ OE ）可之前被释放HIGH
呈现数据到DQ
[31:0]
和DP
[3:0]
输入。这样做会
三态输出驱动器。为安全起见， DQ
[31:0]
38 ， 39 ， 42 ， 43 DNU
介绍
功能概述
该CY7C1350B是一个同步流水线猝发SRAM DE-
签订专门在读/写消除等待状态
转场。所有同步输入通过输入寄存器
TER值由时钟的上升沿来控制。该时钟信号
有资格与时钟使能输入信号（ CEN ） 。如果是CEN
高电平时，时钟信号不被识别和所有内部状态
被保持。所有的同步操作都与合格
CEN 。所有数据输出通过控制输出寄存器
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CO
）为3.5纳秒（ 166 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效和ADV / LD为低电平时，
提供给该装置的地址将被锁存。在AC-
塞斯可以是一个读或写操作，这取决于
写状态使能（ WE） 。 BWS
[3:0]
可用于CON组
管字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
所有操作（读，写，并取消）是流水线。
ADV / LD应驱动至低电平，一旦设备已经DE-
为了装载新的地址为下一个操作所选择。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
WE信号被拉高高， （ 4 ） ADV / LD是断言
低。出现在地址输入地址（A
0
A
16
)
被锁存到地址寄存器，并提交给
存储器核心和控制逻辑。所述控制逻辑确定
该读访问过程中，允许所请求的
数据传播到输出寄存器的输入。在
在下一个时钟的上升沿被请求的数据被允许
传播通过输出寄存器和到数据总线
在3.5纳秒（ 166 - MHz器件）提供OE是低电平有效。
读出的第一时钟之后获得的输出缓冲器
通过OE和内部控制逻辑控制。 OE必须
为了使设备逐出所需的驱动为低
数据。在第二时钟期间，随后的操作
（读/写/取消）可以启动。取消选择器件
还流水线。因此，当SRAM被取消在
时钟上升沿的芯片的一个使能信号，其输出将
三态，在下一个时钟的上升。
文件编号： 38-05045牧师**
第14页4
初步
和DP
[3:0]
自动数据por-期间三态
化的写周期，无论OE的状态。
突发写入访问
该CY7C1350B有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始AD-
打扮，如上面的单次写入访问部分描述。
当ADV / LD驱动为高电平在随后的时钟的上升，
该芯片使能（ CE
1
，CE
2
和CE
3
），我们输入时，忽略
接异或和突发计数增加。正确的
BWS
[3:0]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
CY7C1350B
线性突发序列
第一次
地址
AX + 1 ，斧
00
01
10
11
第二
地址
AX + 1 ，斧
01
10
11
00
第三
地址
AX + 1 ，斧
10
11
00
01
第四
地址
AX + 1 ，斧
11
00
01
10
交错突发序列
第一次
地址
AX + 1 ，斧
00
01
10
11
第二
地址
AX + 1 ，斧
01
00
11
10
第三
地址
AX + 1 ，斧
10
11
00
01
第四
地址
AX + 1 ，斧
11
10
01
00
周期说明真值表
[
1, 2, 3, 4, 5, 6
]
手术
取消
暂停
开始阅读
开始写
突发读
手术
地址
二手
外
-
外
外
国内
CE
1
X
0
0
X
CEN
0
1
0
0
0
ADV /
LD /
L
X
0
0
1
WE
X
X
1
0
X
BWS
x
X
X
X
有效
X
CLK
L-H
L-H
L-H
L-H
L-H
评论
I / O的三态下接下来的市盈率
ognized时钟。
时钟被忽略，所有操作可持
挂起。
地址锁存。
地址锁存，数据呈现
两个有效的时钟之后。
突发读操作。上一页AC-
塞斯是一个读操作。 AD-
连衣裙在内部递增
同的状态结合
模式。
突发写操作。上一页AC-
塞斯是一个写操作。 AD-
连衣裙在内部递增
同的状态结合
MODE 。写入的字节是阻止 -
通过BWS开采
[3:0]
.
突发写
手术
国内
X
0
1
X
有效
L-H
注意事项：
1， X = “无所谓” ， 1 =逻辑高电平， 0 =逻辑低电平，CE代表所有的芯片使能有效。 BWSx = 0表示的至少一个字节写选有效， BWSx =
有效意味着所需的字节写选择都有效，请参见写周期说明表的详细信息。
2.写由WE和BWS定义[ 3 ： 0 ] 。见写周期说明表的详细信息。
3. DQ和DP引脚由当前周期和所述参考信号的控制。
4. CEN = 1插入等待状态。
5.设备将开机了取消和I / O的一个三态条件下，无论OE 。
6.假设OE低。
文件编号： 38-05045牧师**
第14页5
QQ：2881677436 复制
