CY7C1370CV25
CY7C1372CV25
512K ×36 / 1M ×18的SRAM流水线
与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
- 可用的速度等级是250 , 225 , 200和167
兆赫
内部自定时输出缓冲控制,以消除
需要使用异步OE
完全注册(输入和输出)的流水线
手术
字节写能力
单2.5V电源
快速时钟到输出时间
- 2.6纳秒( 250 - MHz器件)
- 2.8纳秒( 225 - MHz器件)
- 3.0纳秒( 200 - MHz器件)
- 3.4纳秒( 167 - MHz器件)
时钟使能( CEN )引脚停业
同步自定时写
提供100 TQFP , 119 BGA和165 FBGA
套餐
IEEE 1149.1 JTAG边界扫描
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1370CV25和CY7C1372CV25是2.5V , 512K X
36和1M ×18同步流水线突发SRAM的与无
总线延迟 ( NoBL )逻辑,分别。他们是
设计为支持无限真背到背读/写
操作无等待状态。该CY7C1370CV25和
CY7C1372CV25都配备了先进的( NOBL )逻辑
需要启用连续读/写操作与
数据被传送在每个时钟周期。此功能
极大地提高了数据吞吐量的系统中那
需要频繁写入/读取转换。该CY7C1370CV25
和CY7C1372CV25引脚兼容和功能
相当于ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能( CEN )信号的资格,
其中,当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
( BW
a
-BW
d
对于CY7C1370CV25和BW
a
-BW
b
为
CY7C1372CV25 )和写使能( WE)输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。为了避免总线
争时,输出驱动器同步三态
在写过程的数据部分。
逻辑框图, CY7C1370CV25 ( 512K ×36 )
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
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D0
Q0
逻辑
ADV / LD
C
C
写地址
注册1
写地址
注册2
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
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S
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A
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B
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F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号: 38-05235牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月3日
CY7C1370CV25
CY7C1372CV25
逻辑框图, CY7C1372CV25 ( 1M ×18 )
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
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U
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P
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B
U
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F
E
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S
的DQ
DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1370CV25-250 CY7C1370CV25-225 CY7C1370CV25-200 CY7C1370CV25-167
CY7C1372CV25-250 CY7C1372CV25-225 CY7C1372CV25-200 CY7C1372CV25-167单位
最大访问时间
最大工作电流
最大的CMOS待机
当前
2.6
350
70
2.8
325
70
3.0
300
70
3.4
275
70
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号: 38-05235牧师* C
第27 2
CY7C1370CV25
CY7C1372CV25
销刀豆网络gurations
(续)
119球BGA引脚
CY7C1370CV25 ( 512K × 36 ) - 14 × 22 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
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c
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c
V
DDQ
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DQ
d
V
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DDQ
2
A
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2
A
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c
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c
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c
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c
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c
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A
E(72)
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3
A
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SS
V
SS
V
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NC
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模式
A
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4
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V
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1
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A
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CLK
NC
CEN
A1
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5
A
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V
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V
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BW
b
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NC
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V
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3
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E(36)
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7
V
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NC
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V
DDQ
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DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
CY7C1372CV25 ( 1M ×18 ) -14 ×22 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
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NC
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V
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b
V
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3
A
A
A
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V
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BW
b
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V
SS
模式
A
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4
A
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CE
1
OE
A
WE
V
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CLK
NC
CEN
A1
A0
V
DD
E(36)
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5
A
A
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V
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V
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V
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V
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V
SS
NC
V
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V
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V
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6
A
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3
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A
A
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V
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a
NC
V
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DQ
a
NC
V
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NC
DQ
a
NC
ZZ
V
DDQ
文件编号: 38-05235牧师* C
第27 4
CY7C1370CV25
CY7C1372CV25
销刀豆网络gurations
(续)
165球FBGA封装引脚
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
DQP
c
DQ
c
DQ
c
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c
DQ
c
NC
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d
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d
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2
A
A
NC
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c
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c
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c
DQ
c
NC / V
DD
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d
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DQ
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DQ
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NC
E(72)
E(36)
CY7C1370CV25 ( 512K × 36 ) - 13 × 15的FBGA
3
4
5
6
7
8
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
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NC
V
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V
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V
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A
9
A
10
A
A
NC
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b
DQ
b
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b
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b
NC
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a
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a
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NC
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A
11
NC
E(144)
DQP
b
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b
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b
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ZZ
DQ
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DQ
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DQ
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DQP
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A
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b
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V
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V
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V
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NC
TDI
TMS
CE
3
CLK
CEN
WE
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A
V
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NC
A1
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V
DD
V
DD
V
DD
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DD
V
DD
V
SS
A
A
A
CY7C1372CV25 ( 1M × 18 ) - 13 × 15的FBGA
1
A
B
C
D
E
F
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H
J
K
L
M
N
P
R
E(288)
NC
NC
NC
NC
NC
NC
NC
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b
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b
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b
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b
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b
NC
模式
2
A
A
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b
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b
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b
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E(72)
E(36)
3
CE
1
CE2
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V
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4
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b
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5
NC
BW
a
V
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V
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TDI
TMS
6
CE
3
CLK
7
CEN
WE
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8
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9
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A
A
NC
NC
NC
NC
NC
NC
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11
A
E(144)
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a
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V
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V
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DD
V
DD
V
DD
V
DD
V
SS
A
A
A
文件编号: 38-05235牧师* C
第27 5
CY7C1370CV25
CY7C1372CV25
512K ×36 / 1M ×18的SRAM流水线
与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
- 可用的速度等级是250 , 225 , 200和167
兆赫
内部自定时输出缓冲控制,以消除
需要使用异步OE
完全注册(输入和输出)的流水线
手术
字节写能力
单2.5V电源
快速时钟到输出时间
- 2.6纳秒( 250 - MHz器件)
- 2.8纳秒( 225 - MHz器件)
- 3.0纳秒( 200 - MHz器件)
- 3.4纳秒( 167 - MHz器件)
时钟使能( CEN )引脚停业
同步自定时写
提供100 TQFP , 119 BGA和165 FBGA
套餐
IEEE 1149.1 JTAG边界扫描
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1370CV25和CY7C1372CV25是2.5V , 512K X
36和1M ×18同步流水线突发SRAM的与无
总线延迟 ( NoBL )逻辑,分别。他们是
设计为支持无限真背到背读/写
操作无等待状态。该CY7C1370CV25和
CY7C1372CV25都配备了先进的( NOBL )逻辑
需要启用连续读/写操作与
数据被传送在每个时钟周期。此功能
极大地提高了数据吞吐量的系统中那
需要频繁写入/读取转换。该CY7C1370CV25
和CY7C1372CV25引脚兼容和功能
相当于ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能( CEN )信号的资格,
其中,当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
( BW
a
-BW
d
对于CY7C1370CV25和BW
a
-BW
b
为
CY7C1372CV25 )和写使能( WE)输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。为了避免总线
争时,输出驱动器同步三态
在写过程的数据部分。
逻辑框图, CY7C1370CV25 ( 512K ×36 )
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
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C
C
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注册1
写地址
注册2
ADV / LD
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a
BW
b
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c
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WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
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P
S
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U
T
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E
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DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号: 38-05235牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月3日
CY7C1370CV25
CY7C1372CV25
逻辑框图, CY7C1372CV25 ( 1M ×18 )
A0, A1, A
模式
CLK
CEN
C
写地址
注册1
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册2
ADV / LD
BW
a
BW
b
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
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A
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T
B
U
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F
E
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S
的DQ
DQP
a
DQP
b
E
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
选购指南
CY7C1370CV25-250 CY7C1370CV25-225 CY7C1370CV25-200 CY7C1370CV25-167
CY7C1372CV25-250 CY7C1372CV25-225 CY7C1372CV25-200 CY7C1372CV25-167单位
最大访问时间
最大工作电流
最大的CMOS待机
当前
2.6
350
70
2.8
325
70
3.0
300
70
3.4
275
70
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
文件编号: 38-05235牧师* C
第27 2
CY7C1370CV25
CY7C1372CV25
销刀豆网络gurations
(续)
119球BGA引脚
CY7C1370CV25 ( 512K × 36 ) - 14 × 22 BGA
1
A
B
C
D
E
F
G
H
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E(72)
TMS
3
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c
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模式
A
TDI
4
A
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CE
1
OE
A
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CLK
NC
CEN
A1
A0
V
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5
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a
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7
V
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b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
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CY7C1372CV25 ( 1M ×18 ) -14 ×22 BGA
1
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B
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D
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F
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H
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M
N
P
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T
U
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2
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4
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1
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WE
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5
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A
A
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6
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a
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A
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7
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NC
NC
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a
NC
V
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a
NC
V
DDQ
NC
DQ
a
NC
ZZ
V
DDQ
文件编号: 38-05235牧师* C
第27 4
CY7C1370CV25
CY7C1372CV25
销刀豆网络gurations
(续)
165球FBGA封装引脚
1
A
B
C
D
E
F
G
H
J
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L
M
N
P
R
E(288)
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c
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c
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c
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c
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c
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d
DQ
d
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d
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2
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A
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c
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d
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d
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E(36)
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6
7
8
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1
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V
DDQ
V
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V
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V
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A
9
A
10
A
A
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b
DQ
b
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b
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b
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a
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a
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a
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A
A
11
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b
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ZZ
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V
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V
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V
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V
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3
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A
A
A
CY7C1372CV25 ( 1M × 18 ) - 13 × 15的FBGA
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N
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E(288)
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NC
NC
NC
NC
NC
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DQ
b
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b
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b
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2
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A
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NC
NC
NC
NC
NC
E(72)
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3
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1
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V
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V
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V
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A
A
4
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b
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V
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SS
A
5
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a
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SS
V
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SS
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SS
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SS
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A
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NC
NC
NC
NC
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a
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A
A
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A
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文件编号: 38-05235牧师* C
第27 5