【初步CY7C1370BCY7C1372B512Kx36 / 1Mx18流水线SRAM与NOBL 架构】,IC型号CY7C1372B-133AC,CY7C1372B-133AC PDF资料,CY7C1372B-133AC经销商,ic,电子元器件-51电子网

初步

CY7C1370B

CY7C1372B

512Kx36 / 1Mx18流水线SRAM与NOBL 架构

特点

零总线延迟，写之间没有死循环，

读周期

快速的时钟速度： 200 ， 166 ， 150 ，和133 MHz的

快速存取时间： 3.0 ， 3.4 ， 3.8 ， 4.2纳秒

内部同步输出注册消除

需要控制的OE

单3.3V -5 ％至+ 5 ％电源V

DD

独立的V

DDQ

为3.3V或2.5V的I / O

单WE （读/写）控制引脚

正时钟边沿触发，地址，数据，和反对

为完全流水线的应用控制信号寄存器

交错或线性4字突发能力

单个字节写入（ BWSA - BWSd ）控制（可能是

绑LOW ）

CEN引脚，使时钟和暂停运营

三个芯片使简单的深度扩张

JTAG边界扫描（仅BGA封装）

提供119球BGA焊球和100引脚TQFP封装

年龄

输入包括所有地址，所有的数据输入，深度拓展

芯片启用（ CE

1

，CE

2

和CE

3

），循环启动输入（ ADV / LD ），

时钟使能（ CEN ），字节写使能（ BWSA ， BWSB ，

BWSC和BWSd ），和读写控制（ WE）。 BWSC和

BWSd只适用于CY7C1370B 。

地址和控制信号被施加到SRAM中

一个时钟周期，并且两个周期后，其相关的数据OC-

小人，无论是读还是写。

时钟使能（ CEN ）引脚允许的操作

CY7C1370B / CY7C1372B要长暂停的neces-

萨利。所有同步输入被忽略，当CEN为高电平

和内部设备寄存器将保持其先前的值。

有三个芯片使能引脚（ CE

1

，CE

2

，CE

3

），允许

当需要时，用户可以取消选择该设备。如果中的任一项

这三者是不活跃的时候ADV / LD低，无新的MEM

储器操作启动和任何猝发周期中

被停止。然而，任何挂起的数据传输（读或写）

将完成。数据总线将处于高阻抗

国家两个周期后，芯片被取消或写周期

发起。

该CY7C1370B和CY7C1372B有一个片上2位突发

计数器。在突发模式下， CY7C1370B和CY7C1372B

提供4个周期的数据呈现给一个地址

SRAM中。色同步信号序列的顺序由定义

MODE输入引脚。直线之间的MODE引脚选择

交错突发序列。在ADV / LD信号用于加载

新的外部地址（ ADV / LD = LOW）或增加在 -

ternal突发计数器（ ADV / LD =高）。

输出使能（ OE ）和脉冲序列中选择（模式）

异步信号。 OE可用于禁用输出

使在任何给定的时间。 ZZ可连接到LOW ，如果它不被使用。

四个引脚用于实现JTAG测试功能。该

JTAG电路用于以串行移位数据和从所述

装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据

在操作的这个测试模式。

功能说明

该CY7C1370B和CY7C1372B的SRAM被设计成

消除死循环时，从读过渡到写

反之亦然。这些SRAM是100 ％的总线优化

利用并实现零总线延迟。他们整合

524,288x36和1,048,576x18 SRAM单元，分别与

高级同步外围电路和一个2位计数器

内部突发操作。同步突发SRAM

系列采用高速，低功耗的CMOS设计使用

先进的单层多晶硅，三层金属技

GY 。每个存储单元由六个晶体管。

所有的同步输入端通过由一个控制寄存器控

正边沿触发的时钟输入（CLK）。同步

逻辑框图

CLK

CE

ADV / LD

A

x

CEN

CE

1

CE

2

CE

3

WE

BWS

x

模式

控制

和WRITE

逻辑

256KX36/

512KX18

内存

ARRAY

OUTOUT

注册

逻辑

D

数据在REG 。

Q

DQ

x

DP

x

CY7C1370

A

X

DQ

X

DP

X

BWS

X

.

CY7C1372

X = 19:0

X = A，B

X = 18:0

X = A，B， C，D

OE

NOBL和无总线延迟是赛普拉斯半导体公司的商标。

赛普拉斯半导体公司

3901北一街

圣荷西

CA 95134

408-943-2600

2001年6月27日

初步

选购指南

200兆赫

最大访问时间（纳秒）

最大工作电流（mA ）

最大的CMOS待机电流（mA ）

阴影区域包含预览。

CY7C1370B

CY7C1372B

166兆赫

3.4

230

30

150兆赫

3.8

190

30

133兆赫

4.2

160

30

3.0

Com'l

280

30

销刀豆网络gurations

100引脚TQFP封装

A

CE

1

CE

2

BWSd

BWSC

BWSB

BWSA

CE

3

V

DD

V

SS

CLK

WE

CEN

OE

ADV / LD

A

CE

1

CE

2

NC

BWSB

BWSA

CE

3

V

DD

V

SS

CLK

WE

CEN

OE

ADV / LD

A

DPB

DQB

V

DDQ

V

SS

DQB

V

SS

V

DDQ

DQB

V

SS

NC

V

DD

NC

DQA

V

DDQ

V

SS

DQA

V

SS

V

DDQ

DQA

DPA

A

100

99

98

97

96

95

94

93

92

91

90

89

88

87

86

85

84

83

82

81

DPC

DQC

V

DDQ

V

SS

DQC

V

SS

V

DDQ

DQC

NC

V

DD

NC

V

SS

DQD

V

DDQ

V

SS

DQD

V

SS

V

DDQ

DQD

DPD

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

CY7C1370B

（ 512K ×36 ）

80

79

78

77

76

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

NC

V

DDQ

V

SS

NC

DQB

V

SS

V

DDQ

DQB

NC

V

DD

NC

V

SS

DQB

V

DDQ

V

SS

DQB

DPB

NC

V

SS

V

DDQ

NC

100

99

98

97

96

95

94

93

92

91

90

89

88

87

86

85

84

83

82

81

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

A

80

79

78

77

76

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

A

NC

V

DDQ

V

SS

NC

DPA

DQA

V

SS

V

DDQ

DQA

V

SS

NC

V

DD

NC

DQA

V

DDQ

V

SS

DQA

NC

V

SS

V

DDQ

NC

CY7C1372B

（1 MB ×18 ）

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

模式

A

A1

A0

DNU

V

SS

V

DD

DNU

A

模式

A

A1

A0

DNU

V

SS

V

DD

2

DNU

A

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

初步

销刀豆网络gurations

（续）

119球BGA焊球

CY7C1370B （ 512K ×36 ） - 7× 17 BGA

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQC

V

DDQ

DQC

V

DDQ

DQD

V

DDQ

DQD

NC

V

DDQ

CY7C1370B

CY7C1372B

2

A

CE

2

A

DPC

DQC

V

DD

DQD

DPD

A

64M

TMS

3

A

V

SS

V

SS

V

SS

BWSC

V

SS

NC

V

SS

BWSd

V

SS

V

SS

V

SS

模式

A

TDI

4

A

ADV / LD

V

DD

NC

CE

1

OE

A

WE

V

DD

CLK

NC

CEN

A1

A0

V

DD

A

TCK

5

A

V

SS

V

SS

V

SS

BWSB

V

SS

NC

V

SS

BWSA

V

SS

V

SS

V

SS

NC

A

TDO

6

A

CE

3

A

DPB

DQB

DQ

b

V

DD

DQA

DPA

A

32M

NC

7

V

DDQ

NC

DQB

V

DDQ

DQB

V

DDQ

DQA

V

DDQ

DQA

NC

V

DDQ

CY7C1372B （1 MB ×18 ） - 7× 17 BGA

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQB

NC

V

DDQ

NC

DQB

V

DDQ

NC

DQB

V

DDQ

DQB

NC

64M

V

DDQ

2

A

CE

2

A

NC

DQB

NC

DQB

NC

V

DD

DQB

NC

DQB

NC

DPB

A

TMS

3

A

V

SS

V

SS

V

SS

BWSB

V

SS

NC

V

SS

V

SS

V

SS

V

SS

V

SS

模式

A

TDI

4

A

ADV / LD

V

DD

NC

CE

1

OE

A

WE

V

DD

CLK

NC

CEN

A1

A0

V

DD

32M

TCK

5

A

V

SS

V

SS

V

SS

V

SS

V

SS

NC

V

SS

BWSA

V

SS

V

SS

V

SS

NC

A

TDO

6

A

CE

3

A

DPA

NC

DQA

NC

DQA

V

DD

NC

DQA

NC

DQA

NC

A

NC

7

V

DDQ

NC

DQA

V

DDQ

DQA

NC

V

DDQ

DQA

NC

V

DDQ

NC

DQA

NC

V

DDQ

3

初步

引脚德网络nitions

名字

A0

A1

A

BWSA

BWSB

BWSC

BWSd

WE

ADV / LD

I / O类型

输入 -

同步

输入 -

同步

描述

CY7C1370B

CY7C1372B

用于选择的524288 / 1048576地址位置中的一个地址输入。 SAM-

PLED在CLK的上升沿。

字节写选择输入，低电平有效。合格与我们进行写入

SRAM 。采样在CLK的上升沿。 BWSA控制DQA和DPA ， BWSB

控制DQB和DPB ， BWSC控制DQC和DPC ， BWSd控制DQD和DPD 。

写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是活性

低。此信号必须置为低电平启动写序列。

前进/负载输入，用于推进芯片地址计数器或装入新

地址。当高（和CEN为低电平）内部突发计数器AD-

vanced 。时为低，一个新的地址可以被装载到该装置用于接入。后

被选中， ADV / LD应以加载一个新的地址被拉低。

时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的

与CEN 。如果CEN为低电平有效CLK时，才能识别。

芯片使能1输入，低电平有效。采样在CLK的上升沿。用IN连接

结与CE

2

和CE

3

选择/取消选择该设备。

芯片使能2输入，高电平有效。采样在CLK的上升沿。用IN连接

结与CE

1

和CE

3

选择/取消选择该设备。

芯片使能3输入，低电平有效。采样在CLK的上升沿。用IN连接

结与CE

1

和CE

2

选择/取消选择该设备。

输出使能，低电平有效。再加上内部的同步逻辑块

装置来控制的I / O引脚的方向。当低时，I / O引脚允许

表现为输出。当拉高高， I / O引脚三态，并作为输入

数据引脚。写序列的数据部分期间OE被屏蔽，在第一

时钟从取消选择状态，并出现在设备已经dese-时

选中。

时钟使能输入，低电平有效。当置为低电平的时钟信号被识别

由SRAM中。当无效高电平的时钟信号被屏蔽。由于拉高

岑不会取消选择该设备，岑可用于延长先前周期

当需要时。

双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它是

由CLK的上升沿触发。为输出，他们提供包含在数据

内存位置指定由A

[17:0]

在读周期的前一个时钟的上升。

销的方向由OE和内部控制逻辑来控制。当OE

为低电平时，该引脚可表现为输出。当HIGH ， DQA - DQD放置

在三态条件。的输出是数据期间自动三态

从取消的时候出现一个写序列的部分，在第一钟

状态，当设备被取消，不管OE的状态。

双向数据奇偶校验I / O线。在功能上，这些信号是相同的DQ [31：0 ] 。

在写序列， DPA是由BWSA控制， DPB被BWSB ， DPC控制

由BWSC控制， DPD通过BWSd控制。

模式输入。选择设备的脉冲串顺序。接高电平选择交错

爆秩序。拉至低电平选择线性突发顺序。模式应该不会改变状态

在操作过程中。当悬空模式将默认为高电平，以交错的爆

顺序。

电源输入到该装置的核心。

电源为I / O电路。

串行数据输出到JTAG电路。提供在TCK的下降沿数据（ BGA

只）。

输入 -

同步

输入 -

同步

CLK

CE

1

CE

2

CE

3

OE

输入时钟

输入 -

同步

输入 -

同步

输入 -

同步

输入 -

异步

CEN

输入 -

同步

DQA

DQB

DQC

DQD

I / O-

同步

DPA

DPB

DPC

DPD

模式

I / O-

同步

输入

表带针

V

DD

V

DDQ

TDO

电源

I / O电源

供应

JTAG串行

产量

同步

4

初步

引脚德网络nitions

名字

TDI

I / O类型

JTAG串行

输入

同步

测试模式选择

同步

JTAG串行

时钟

-

地

-

描述

CY7C1370B

CY7C1372B

串行数据，在到JTAG电路。采样于TCK （ BGA只）的上升沿。

TMS

TCK

32M

64M

V

SS

NC

该引脚控制测试访问端口状态机。采样的上升沿

TCK （ BGA只）。

串行时钟的JTAG电路（仅BGA ）。

未连接。保留的地址扩展。

地面的装置。应连接到该系统的地面。

未连接。保留的地址扩展到512K的深度。

5

CY7C1370B

CY7C1372B

512K × 36 / 1M × 18的SRAM流水线与NoBL架构

特点

零总线延迟，写之间没有死循环，

读周期

快速的时钟速度： 200 ， 167 ， 150 ，和133 MHz的

快速存取时间： 3.0 ， 3.4 ， 3.8 ，和4.2纳秒

内部同步输出注册消除

需要控制的OE

单3.3V -5 ％到+ 10 ％电源V

DD

独立的V

DDQ

为3.3V或2.5V的I / O

单WE （读/写）控制引脚

正时钟边沿触发的地址，数据和

为完全流水线的应用控制信号寄存器

交错或线性4字突发能力

单个字节写入（ BWSA - BWSd ）控制（可能是

绑LOW ）

CEN引脚，使时钟和暂停运营

三个芯片使简单的深度扩张

JTAG边界扫描（仅BGA封装）

提供119球碰到BGA和100引脚TQFP

套餐

自动断电可使用ZZ模式或CE

DESELECT

输入包括所有地址，所有的数据输入，深度拓展

芯片启用（ CE

1

，CE

2

和CE

3

），循环启动输入（ ADV / LD ），

时钟使能（ CEN ），字节写使能（ BWSA ， BWSB ，

BWSC和BWSd ），和读写控制（ WE）。 BWSC和

BWSd只适用于CY7C1370B 。

地址和控制信号被施加到SRAM中

一个时钟周期，并且两个周期后，其相关的数据

发生时，无论是读还是写。

时钟使能（ CEN ）引脚允许的操作

CY7C1370B / CY7C1372B要只要悬浮

有必要的。所有同步输入被忽略，当CEN为

高，内部设备寄存器将保持其先前的

值。

有三个芯片使能引脚（ CE

1

，CE

2

，CE

3

），允许

当需要时，用户可以取消选择该设备。如果中的任一项

这三者是不活跃的时候ADV / LD低，无新

存储器操作可以被发起和任何猝发周期中

进展停止。然而，任何挂起的数据传输

（读或写）将完成。的数据总线将在

两个周期的芯片被取消后，高阻抗状态

或写周期开始。

该CY7C1370B和CY7C1372B有一个片上2位

突发计数器。在突发模式下， CY7C1370B和

CY7C1372B提供4个周期的数据为一个单一的地址

提交到SRAM中。色同步信号序列的顺序是

由MODE输入引脚定义。 MODE引脚选择

之间的线性和交错突发序列。在ADV / LD

信号被用来加载新的外部地址（ADV / LD =低）

或增加内部突发计数器（ ADV / LD =高）

输出使能（ OE ）和脉冲序列中选择（模式）

异步信号。 OE可用于禁用

在任何给定时刻的输出。 ZZ可连接到LOW ，如果它不是

使用。

四个引脚用于实现JTAG测试功能。该

JTAG电路用于以串行移位数据和从所述

装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据

在操作的这个测试模式。

功能说明

该CY7C1370B和CY7C1372B的SRAM被设计成

消除死循环时，从阅读过渡到写或

反之亦然。这些SRAM是100 ％的总线优化

利用并实现零总线延迟。他们整合

524288 × 36和1048576 × 18的SRAM单元，分别

有先进同步外围电路和一个2位的

计数器内部突发操作。同步突发

SRAM系列采用高速，低功耗的CMOS设计

采用先进的单层多晶硅，三层金属

技术。每个存储单元由六个晶体管。

所有的同步输入端通过由一个控制寄存器控

正边沿触发的时钟输入（CLK）。同步

逻辑框图

CLK

CE

ADV / LD

Ax

CEN

CE

1

CE2

CE3

WE

BWS

X

模式

控制

和WRITE

逻辑

256K × 36/

512K × 18

内存

ARRAY

OUTOUT

注册

逻辑

D

数据在REG 。

Q

DQ

X

DP

X

A

X

DQ

X

DP

X

BWS

X

CY7C1370 CY7C1372

X = 18:0

X = 19:0

X = A，B ， C，D X = A，B

OE

赛普拉斯半导体公司

文件编号： 38-05197牧师**

3901北一街

圣荷西

CA 95134 408-943-2600

修订后的2001年12月3日

CY7C1370B

CY7C1372B

.

选购指南

200兆赫

最大访问时间

最大工作电流

最大的CMOS待机电流

3.0

315

20

167MHz

3.4

285

20

150兆赫

3.8

265

20

133兆赫

4.2

245

20

单位

ns

mA

销刀豆网络gurations

A

CE

1

CE

2

BWSd

BWSC

BWSB

BWSA

CE

3

V

DD

V

SS

CLK

WE

CEN

OE

ADV / LD

A

CE

1

CE

2

NC

BWSB

BWSA

CE

3

V

DD

V

SS

CLK

WE

CEN

OE

ADV / LD

A

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

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27

28

29

30

100引脚TQFP封装

A

100

99

98

97

96

95

94

93

92

91

90

89

88

87

86

85

84

83

82

81

DPC

DQC

V

DDQ

V

SS

DQC

V

SS

V

DDQ

DQC

NC

V

DD

NC

V

SS

DQD

V

DDQ

V

SS

DQD

V

SS

V

DDQ

DQD

DPD

1

2

3

4

5

6

7

8

9

10

11

12

13

14

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28

29

30

CY7C1370B

(512K × 36)

80

79

78

77

76

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

DPB

DQB

V

DDQ

V

SS

NC

V

DDQ

V

SS

NC

DQB

V

SS

V

DDQ

DQB

NC

V

DD

NC

V

SS

DQB

V

DDQ

V

SS

DQB

DPB

NC

V

SS

V

DDQ

NC

100

99

98

97

96

95

94

93

92

91

90

89

88

87

86

85

84

83

82

81

DQB

V

SS

V

DDQ

DQB

V

SS

NC

V

DD

ZZ

DQA

V

DDQ

V

SS

DQA

V

SS

V

DDQ

DQA

DPA

A

80

79

78

77

76

75

74

73

72

71

70

69

68

67

66

65

64

63

62

61

60

59

58

57

56

55

54

53

52

51

A

NC

V

DDQ

V

SS

NC

DPA

DQA

V

SS

V

DDQ

DQA

V

SS

NC

V

DD

ZZ

DQA

V

DDQ

V

SS

DQA

NC

V

SS

V

DDQ

NC

CY7C1372B

(1M × 18)

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

模式

A

A1

A0

DNU

V

SS

V

DD

DNU

A

模式

A

A1

A0

DNU

V

SS

V

DD

文件编号： 38-05197牧师**

DNU

A

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

第27 2

CY7C1370B

CY7C1372B

销刀豆网络gurations

（续）

119球BGA焊球

CY7C1370B （ 512K × 36 ） - 7 × 17 BGA

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQC

V

DDQ

DQC

V

DDQ

DQD

V

DDQ

DQD

NC

V

DDQ

2

A

CE

2

A

DPC

DQC

V

DD

DQD

DPD

A

64M

TMS

3

A

V

SS

V

SS

V

SS

BWSC

V

SS

NC

V

SS

BWSd

V

SS

V

SS

V

SS

模式

A

TDI

4

A

ADV / LD

V

DD

NC

CE

1

OE

A

WE

V

DD

CLK

NC

CEN

A1

A0

V

DD

A

TCK

5

A

V

SS

V

SS

V

SS

BWSB

V

SS

NC

V

SS

BWSA

V

SS

V

SS

V

SS

NC

A

TDO

6

A

CE

3

A

DPB

DQB

DQ

b

V

DD

DQA

DPA

A

32M

NC

7

V

DDQ

NC

DQB

V

DDQ

DQB

V

DDQ

DQA

V

DDQ

DQA

NC

ZZ

V

DDQ

CY7C1372B （ 1M × 18 ） - 7 × 17 BGA

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

T

U

V

DDQ

NC

DQB

NC

V

DDQ

NC

DQB

V

DDQ

NC

DQB

V

DDQ

DQB

NC

64M

V

DDQ

2

A

CE

2

A

NC

DQB

NC

DQB

NC

V

DD

DQB

NC

DQB

NC

DPB

A

TMS

3

A

V

SS

V

SS

V

SS

BWSB

V

SS

NC

V

SS

V

SS

V

SS

V

SS

V

SS

模式

A

TDI

4

A

ADV / LD

V

DD

NC

CE

1

OE

A

WE

V

DD

CLK

NC

CEN

A1

A0

V

DD

32M

TCK

5

A

V

SS

V

SS

V

SS

V

SS

V

SS

NC

V

SS

BWSA

V

SS

V

SS

V

SS

NC

A

TDO

6

A

CE

3

A

DPA

NC

DQA

NC

DQA

V

DD

NC

DQA

NC

DQA

NC

A

NC

7

V

DDQ

NC

DQA

V

DDQ

DQA

NC

V

DDQ

DQA

NC

V

DDQ

NC

DQA

NC

ZZ

V

DDQ

文件编号： 38-05197牧师**

第27 3

CY7C1370B

CY7C1372B

销刀豆网络gurations

（续）

165球FBGA封装焊球

CY7C1370B （ 512K × 36 ） - 11 × 15的FBGA

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

NC

DPC

DQC

NC

DQD

DPD

NC

模式

2

A

NC

DQC

V

DD

DQD

NC

64M

32M

3

CE

1

CE

2

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

NC

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

A

4

BWSC

BWSd

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

A

5

BWSB

BWSA

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

NC

TDI

TMS

6

CE

3

CLK

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

NC

A1

A0

7

CEN

WE

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

NC

TDO

TCK

8

ADV / LD

OE

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

A

9

A

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

NC

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

A

10

A

NC

DQB

NC

DQA

NC

A

11

NC

128M

DPB

DQB

ZZ

DQA

DPA

NC

A

CY7C1372B （ 1M × 18 ） - 11 × 15的FBGA

1

A

B

C

D

E

F

G

H

J

K

L

M

N

P

R

NC

DQB

DPB

NC

模式

2

A

NC

DQB

V

DD

NC

64M

32M

3

CE

1

CE

2

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

NC

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

A

4

BWSB

NC

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

A

5

NC

BWSA

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

NC

TDI

TMS

6

CE

3

CLK

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

NC

A1

A0

7

CEN

WE

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

V

SS

NC

TDO

TCK

8

ADV / LD

OE

V

SS

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

DD

V

SS

A

9

A

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

NC

V

DDQ

V

DDQ

V

DDQ

V

DDQ

V

DDQ

A

10

A

NC

DQA

NC

A

11

A

128M

DPA

DQA

ZZ

NC

A

文件编号： 38-05197牧师**

第27 4

CY7C1370B

CY7C1372B

引脚德网络nitions

名字

A0

A1

A

BWSA

BWSB

BWSC

BWSd

WE

ADV / LD

I / O类型

输入 -

同步

输入 -

同步

描述

用于选择的524,288 / 1,048576地址位置中的一个地址输入。

采样在CLK的上升沿。

字节写选择输入，低电平有效。

合格与我们进行写入SRAM 。

采样在CLK的上升沿。 BWSA控制DQA和DPA ， BWSB控制DQB

和DPB ， BWSC控制DQC和DPC ， BWSd控制DQD和DPD 。

写使能输入，低电平有效。

采样在CLK的上升沿，如果CEN是活性

低。此信号必须置为低电平启动写序列。

前进/负载输入用于推进芯片地址计数器或装入新

地址。

当高（和CEN为低电平）内部突发计数器前进。

时为低，一个新的地址可以被装载到该装置用于接入。作为后

取消选择， ADV / LD应以加载一个新的地址被拉低。

时钟输入。

用于捕获所有的同步输入到设备中。 CLK是用合格

CEN 。如果CEN为低电平有效CLK时，才能识别。

芯片使能1输入，低电平有效。

采样在CLK的上升沿。在使用

与CE联

2

和CE

3

选择/取消选择该设备。

芯片使能2输入，高电平有效。

采样在CLK的上升沿。在使用

与CE联

1

和CE

3

选择/取消选择该设备。

芯片使能3输入，低电平有效。

采样在CLK的上升沿。在使用

与CE联

1

和CE

2

选择/取消选择该设备。

输出使能，低电平有效。

再加上内部的同步逻辑块

装置来控制的I / O引脚的方向。当低时，I / O引脚允许

表现为输出。当拉高高， I / O引脚三态，并作为输入

数据引脚。一个写序列的数据部分中的OE被屏蔽，在第一时钟

从取消选择状态，当出现时，该设备已被取消。

时钟使能输入，低电平有效。

当置为低电平，时钟信号由认可

SRAM中。当无效高电平的时钟信号被屏蔽。由于拉高CEN

不会取消选择该设备，岑可用于延长先前周期时

所需。

双向数据I / O线。

作为输入，它们馈入一个片上的数据的寄存器，它是

由CLK的上升沿触发。为输出，他们提供包含在数据

内存位置指定由A

X

在读周期的前一个时钟的上升。该

销方向由OE和内部控制逻辑来控制。当OE是断言

低时，销可以表现为输出。当HIGH ， DQA - DQD被放置在一个三态

条件。输出是一个写入的数据部分期间自动三态

序列，在从一个取消选定状态时出现的第一时钟，而当

装置的选择取消，无论OE.DQ的状态，A，B ， C和D是8位宽。

双向数据奇偶校验I / O线。

在功能上，这些信号是相同的DQ [31：0 ] 。

在写序列， DPA是由BWSA控制， DPB由BWSB控制， DPC是

通过BWSC控制， DPD通过BWSd.DP控制的a，b ， c和d是1位宽

ZZ “休眠”输入。

此高电平输入将器件置于一个非时间关键“休眠”

条件与数据的完整性保护。

模式输入。

选择设备的脉冲串顺序。接高电平选择交错爆裂

顺序。拉至低电平选择线性突发顺序。

模式应该不会改变状态

在操作过程中。

当悬空模式将默认为高电平，以交错的爆

顺序。

电源输入到该装置的核心。

电源为I / O电路。

串行数据输出到JTAG电路。

提供在TCK的下降沿数据（ BGA

只）。

输入 -

同步

输入 -

同步

CLK

CE

1

CE

2

CE

3

OE

输入时钟

输入 -

同步

输入 -

同步

输入 -

同步

输入 -

异步

CEN

输入 -

同步

DQA

DQB

DQC

DQD

I / O-

同步

DPA

DPB

DPC

DPD

ZZ

模式

I / O-

同步

输入 -

异步

输入引脚

V

DD

V

DDQ

TDO

电源

I / O电源

供应

JTAG串行

产量

同步

文件编号： 38-05197牧师**

第27 5