CY7C1372BV25
CY7C1370BV25
512K ×36 / 1M ×18的SRAM流水线
与NOBL 架构
特点
零总线延迟，写之间没有死循环，
读周期
快速的时钟速度： 200167 ， 150 ，和133 MHz的
快速存取时间： 3.0 ， 3.4 ， 3.8 ， 4.2纳秒
内部同步输出注册消除
需要控制的OE
单2.5V ±5 ％
单WE （读/写）控制引脚
正时钟边沿触发，地址，数据和
为完全流水线的应用控制信号寄存器
交错或线性4字突发能力
单个字节写入（ BWS
a
-BWS
d
）控制（可能是
绑LOW ）
CEN引脚，使时钟和暂停运营
三个芯片使简单的深度扩张
针对BGA封装的版本JTAG边界扫描
提供119球碰到BGA和100引脚TQFP
套餐
使用ZZ模式或CE自动断电可用
DESELECT
输入包括所有地址，所有的数据输入，深度拓展
芯片启用（ CE
1
，CE
2
和CE
3
） ，循环启动输入（ ADV / LD ） ，
时钟使能（ CEN ） ，字节写选择（ BWS
a
， BWS
b
， BWS
c
和BWS
d
） ，和读写控制（ WE） 。 BWS
c
和BWS
d
仅适用于CY7C1370BV25 。
地址和控制信号被施加到SRAM中
一个时钟周期，并且两个周期后，其相关的数据
发生时，无论是读还是写。
时钟使能（ CEN ）引脚允许的操作
CY7C1370BV25 / CY7C1372BV25要只要悬浮
有必要的。所有同步输入被忽略时（ CEN ）是
高，内部设备寄存器将保持其先前的
值。
有三个芯片使能（ CE
1
，CE
2
，CE
3
）引脚，允许
当需要时，用户可以取消选择该设备。如果中的任一项
这三者是不活跃的时候ADV / LD低，无新
存储器操作可以被发起和任何猝发周期中
进展停止。然而，任何挂起的数据传输
（读或写）将完成。的数据总线将在
高阻抗状态的芯片后两个周期被取消或
写周期被启动。
该CY7C1370BV25和CY7C1372BV25有一个片
2位的脉冲串计数器。在突发模式下， CY7C1370BV25
和CY7C1372BV25提供四个周期的数据进行单
地址提供给SRAM中。突发的顺序
序列由MODE输入引脚定义。 MODE引脚
线性和交错突发序列之间进行选择。该
ADV / LD信号用于装载一个新的外部地址
（ ADV / LD = LOW）或增加内部突发计数器
（ ADV / LD =高）
输出使能（ OE ）和脉冲序列中选择（模式）
异步信号。 OE可用于禁用
在任何给定时刻的输出。 ZZ可连接到LOW ，如果它不是
使用。
四个引脚用于实现JTAG测试功能。该
JTAG电路用于以串行移位数据和从所述
装置。 JTAG投入使用LVTTL / LVCMOS电平移位数据
在操作的这个测试模式。
功能说明
该CY7C1370BV25和CY7C1372BV25 SRAM是
旨在消除死循环时从转换
读到写，反之亦然。这些SRAM进行了优化
100 ％的总线利用率，并实现零总线延迟。
它们集成了524,288 × 36和1048576 × 18的SRAM单元，
分别与先进同步外围电路
和一个2位计数器，用于内部突发操作。赛普拉斯
同步突发SRAM系列采用高速，
低功耗CMOS设计采用了先进的单层
多晶硅， threelayer金属技术。每个存储器单元
由六个晶体管。
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
逻辑框图
CLK
CE
ADV / LD
A
x
CEN
CE
1
CE
2
CE
3
WE
BWS
x
模式
X = A，B， C，D
X = A，B， C，D
X = A，B， C，D
X = A，B
X = A，B
X = A，B
D
数据在REG 。
Q
OUTOUT
注册
逻辑
CY7C1370
A
X
DQ
X
DP
X
BWS
X
X = 18:0
CY7C1372
X = 19:0
控制
和WRITE
逻辑
256K × 36/
512K × 18
内存
ARRAY
DQ
x
DP
x
OE
赛普拉斯半导体公司
文件编号： 38-05252牧师**
3901北一街
圣荷西
CA 95134
408-943-2600
修订后的2002年4月8日
CY7C1372BV25
CY7C1370BV25
销刀豆网络gurations
（续）
119球BGA焊球
CY7C1370BV25
（ 512K × 36 ） -7 × 17 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
CE
2
A
DP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
3
A
A
A
V
SS
V
SS
V
SS
BWS
c
V
SS
NC
V
SS
BWS
d
V
SS
V
SS
V
SS
模式
A
TDI
4
A
ADV / LD
V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWS
b
V
SS
NC
V
SS
BWS
a
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE
3
A
DP
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DP
a
A
32M
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
DQ
d
DQ
d
DQ
d
DP
d
A
64M
TMS
CY7C1372BV25
（ 1M × 18 ） -7 × 17 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
b
NC
V
DDQ
NC
DQ
b
V
DDQ
NC
DQ
b
V
DDQ
DQ
b
NC
NC
64M
V
DDQ
2
A
CE
2
A
NC
DQ
b
NC
DQ
b
NC
V
DD
DQ
b
NC
DQ
b
NC
DP
b
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWS
b
V
SS
NC
V
SS
V
SS
V
SS
V
SS
V
SS
模式
A
TDI
4
A
ADV / LD
V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
32M
TCK
5
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
NC
V
SS
BWS
a
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE
3
A
DP
a
NC
DQ
a
NC
DQ
a
V
DD
NC
DQ
a
NC
DQ
a
NC
A
A
NC
7
V
DDQ
NC
NC
NC
DQ
a
V
DDQ
DQ
a
NC
V
DDQ
DQ
a
NC
V
DDQ
NC
DQ
a
NC
ZZ
V
DDQ
文件编号： 38-05252牧师**
第26 3
CY7C1372BV25
CY7C1370BV25
销刀豆网络gurations
（续）
165球FBGA封装焊球
CY7C1370BV25
（ 512K × 36 ） -11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
DPC
DQC
DQC
DQC
DQC
NC
DQD
DQD
DQD
DQD
DPD
NC
模式
2
A
A
NC
DQC
DQC
DQC
DQC
V
DD
DQD
DQD
DQD
DQD
NC
64M
32M
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWSC
BWSd
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
BWSB
BWSA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
DNU
DNU
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
7
CEN
WE
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
DNU
DNU
8
ADV / LD
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
A
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
DQB
DQB
DQB
DQB
NC
DQA
DQA
DQA
DQA
NC
A
A
11
NC
128M
DPB
DQB
DQB
DQB
DQB
ZZ
DQA
DQA
DQA
DQA
DPA
NC
A
CY7C1372BV25
（ 1M × 18 ） -11 × 15的FBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
DQB
DQB
DQB
DQB
DPB
NC
模式
2
A
A
NC
DQB
DQB
DQB
DQB
V
DD
NC
NC
NC
NC
NC
64M
32M
3
CE
1
CE
2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BWSB
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
5
NC
BWSA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
DNU
DNU
6
CE
3
CLK
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
7
CEN
WE
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
DNU
DNU
8
ADV / LD
OE
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
A
9
A
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
10
A
A
NC
NC
NC
NC
NC
NC
DQA
DQA
DQA
DQA
NC
A
A
11
A
128M
DPA
DQA
DQA
DQA
DQA
ZZ
NC
NC
NC
NC
NC
NC
A
文件编号： 38-05252牧师**
第26 4
CY7C1372BV25
CY7C1370BV25
引脚德网络nitions
引脚名称
A0
A1
A
BWS
a
BWS
b
BWS
c
BWS
d
WE
ADV / LD
I / O类型
输入 -
同步
输入 -
同步
引脚说明
用于选择的524288 / 1048576地址位置中的一个地址输入。采样
CLK的上升沿。
字节写选择输入，低电平有效。
合格与我们进行写入SRAM 。
采样在CLK的上升沿。 BWS
a
控制DQ
a
和DP
a
， BWS
b
控制DQ
b
和
DP
b
， BWS
c
控制DQ
c
和DP
c
， BWS
d
控制DQ
d
和DP
d
.
写使能输入，低电平有效。
采样CLK的上升沿，如果CEN为低电平有效。
此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或加载一个新的地址。
当高（和CEN为低电平）内部突发计数器前进。当低，
一个新的地址可以被装载到该装置用于接入。被取消后， ADV / LD
应该被驱动为低，以装入新的地址。
时钟输入。
用于捕获所有的同步输入到设备中。 CLK是用合格
CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
与CE
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。
结合装置内部的同步逻辑块
以控制的I / O引脚的方向。当低时，I / O引脚被允许表现为
输出。当拉高高， I / O引脚三态，并作为输入数据引脚。 OE
一个写序列的数据部分，在第一时钟期间出现时被屏蔽
从取消选择状态，当设备被取消。
时钟使能输入，低电平有效。
当置为低电平，时钟信号由认可
SRAM中。当无效高电平的时钟信号被屏蔽。由于取消断言CEN呢
不取消选择该设备，岑可用于在需要时扩展的前一周期。
双向数据I / O线。
作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。作为输出，它们提供包含在存储器中的数据
指定的位置用A
X
在读周期的前一个时钟的上升。的方向
销是由OE和内部控制逻辑来控制。当OE是低电平时，
引脚可表现为输出。当HIGH ， DQ
a
-DQ
d
被放置在一个三态条件。
输出是一个写序列的数据部分中自动三态，
在第一时钟从一个取消选择状态出现，并且当该装置是当
取消选择，无论OE的状态。 DQ的a，b ， c和d是8比特宽
双向数据奇偶校验I / O线。
在功能上，这些信号是相同的DQ
[31:0]
.
在写序列， DP
a
由BWS控制
a
， DP
b
由BWS控制
b
， DP
c
is
通过BWS控制
c
和DP
d
由BWS控制
d
.DP的a，b ， c和d是1位宽
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”
条件与数据的完整性保护。
模式输入。
选择设备的脉冲串顺序。接高电平选择交错爆裂
顺序。拉至低电平选择线性突发顺序。 MODE不应该在改变状态
操作。当悬空模式将默认为高电平，以交错的突发订单。
电源输入到该装置的核心。
电源为I / O电路。
地面的装置。
应连接到该系统的地面。
串行数据输出到JTAG电路。
提供的TCK （ BGA只）的下降沿数据。
串行数据，在到JTAG电路。
采样于TCK （ BGA只）的上升沿。
输入 -
同步
输入 -
同步
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
CEN
输入 -
同步
I / O-
同步
DQ
a
DQ
b
DQ
c
DQ
d
DP
a
DP
b
DP
c
DP
d
ZZ
模式
I / O-
同步
输入 -
异步
输入引脚
V
DD
V
DDQ
V
SS
TDO
TDI
电源
I / O电源
地
JTAG串行输出
同步
JTAG串行输入
同步
文件编号： 38-05252牧师**
第26 5
QQ：2881677436 复制
