CY7C1361A/GVT71256B36
CY7C1363A/GVT71512B18
256K ×36 / 512K ×18同步突发流穿SRAM
特点
快速访问时间: 6.0 , 6.5 , 7.0 ,和8.0纳秒
快速的时钟速度: 150 , 133 , 117 ,和100 MHz的
1 ns的建立时间和保持时间
快速OE访问时间: 3.5纳秒和4.0纳秒
3.3V -5 %到+ 10 %电源
3.3V或2.5V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
多芯片使深度扩展:
3芯片能够为TA ( GVTI ) / A ( CY )封装版本
两个芯片使为B( GVTI ) / BG ( CY )和
T( GVTI ) / AJ ( CY )封装版本
地址管道能力
地址,数据和控制寄存器
内部自定时写周期
突发控制引脚(交错或线性突发SE-
组成的序列)
针对便携式应用自动断电
对于B和T包版本JTAG边界扫描
低调的119凸点, 14毫米×22毫米PBGA (球栅
阵列)和100引脚TQFP封装
和一个2位计数器,用于内部突发操作。所有同步的
知性输入通过由正性控制寄存器控
边沿触发的时钟输入(CLK) 。同步投入在 -
CLUDE所有地址,所有的数据输入,地址流水线芯片
使能( CE ) ,深度扩展芯片启用( CE
2
和CE
2
),
突发控制输入( ADSC , ADSP和ADV ) ,写入启用
( BWA , BWB , BWC , BWD和BWE )和全局写( GW ) 。
然而,在CE
2
芯片使能输入端仅适用于
TA ( GVTI ) / A ( CY )封装版本。
异步输入包括输出使能( OE )和
突发模式控制( MODE ) 。的数据输出(Q ) ,通过使能
OE ,也都是异步的。
地址和芯片使注册的AD-任
着装状态处理器( ADSP )或地址状态控制器
( ADSC )输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚( ADV)的控制。
地址,数据输入,并写入控制记录片
启动自定时写周期。写周期可以是一个
到4个字节宽,由写控制输入控制。
单个字节写入允许写入单个字节。 BWA
控制DQA 。 BWB控制DQB 。 BWC控制DQC 。 BWD
控制DQD 。 BWA , BWB , BWC和BWD只能是积极的
与BWE为低。 GW是低会导致所有的字节是
写的。在X18的版本只有18个数据输入/输出( DQA
和DQB )连同BWA和BWB (无BWC , BWD , DQC ,并
DQD ) 。
为B ( GVTI ) / BG (CY )和T( GVTI ) / AJ (CY)包ver-
sions ,四个引脚用于实现JTAG测试功能:
测试模式选择( TMS ) ,测试数据输入( TDI ) ,测试时钟( TCK )
和测试数据输出( TDO ) 。 JTAG电路用于串行
移位数据和从设备。 JTAG投入使用
LVTTL / LVCMOS电平,以在该测试模式转向数据
操作。电讯局长包版本不提供JTAG
能力。
该GVT71256B36和GVT71512B18从+ 3.3V操作
电源。所有输入和输出都是LVTTL兼容。
功能说明
赛普拉斯同步突发SRAM系列采用高
高速,低功耗的CMOS设计采用先进的三层
多晶硅,双层金属技术。每个存储器单元
包括四个晶体管和两个高值电阻器。
该GVT71256B36 / CY7C1361A和GVT71512B18 /
CY7C1363A SRAM的集成262,144x36和524,288x18
SRAM单元有先进同步外围电路
选购指南
7C1361A-150
7C1363A-150
71256B36-6
71512B18-6
最大访问时间(纳秒)
最大工作电流(mA )
最大的CMOS待机电流(mA )
6.0
400
10
7C1361A-133
7C1363A-133
71256B36-6.5
71512B18-6.5
6.5
360
10
7C1361A-117
7C1363A-117
71256B36-7
71512B18-7
7.0
320
10
7C1361A-100
7C1363A-100
71256B36-8
71512B18-8
8.0
270
10
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年5月17日