298A
CY7C1298A/
GVT7164C18
64K ×18的同步脉冲RAM
PIPELINED输出
特点
快速访问时间：5， 6，7，和8纳秒
快速的时钟速度： 100 ， 83 ， 66 ，和50兆赫
提供高性能3-1-1-1接入速率
快速OE访问时间：5和6纳秒
最佳性能（双循环芯片取消选择，
深度扩展无等待状态）
+ 3.3V单-5 + 10 ％电源
除了I / O的5V容限输入
钳位二极管V
SSQ
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，控制，输入和输出流水线寄存器
内部自定时写周期
写透传功能
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
高密度，高速包
低电容总线负载
额定存取时间高30 pF的输出驱动能力
该CY7C1298A / GVT7164C18 SRAM集成65536x18
SRAM单元有先进同步外围电路
和一个2位计数器，用于内部突发操作。所有同步的
知性输入由通过一个位置控制寄存器控
略去沿触发时钟输入（CLK） 。同步IN-
看跌期权，包括所有地址，所有的数据输入，地址流水线
芯片使能（ CE ） ，深度扩展芯片使能（ CE2和
CE2 ） ，突发控制输入（ ADSC ， ADSP和ADV ） ，恩写
冷杉（ WEL ， WEH和BWE ）和全局写（ GW ） 。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。的数据输出（Q ） ，使
通过OE ，也都是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。 Indi-
维杜阿尔字节写入允许写入单个字节。 WEL CON-
trols DQ1 - DQ8和DQP1 。 WEH控制DQ9 - DQ16和
DQP2 。 WEL和WEH可以活动仅是BWE
低。 GW是低导致被写入所有字节。这DE-
副还采用写穿透能力和用户喉─
内衬使能电路，以提高系统的性能。
该CY7C1298A / GVT7164C18从+ 3.3V电源工作
供应量。所有的输入和输出为TTL兼容。该装置
非常适合486 ，奔腾， 680x0上，和PowerPC
系统和对于从一个宽的同步受益系统
异步的数据总线。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的dou-
BLE -层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
选购指南
7C1298A-100
7164C18-5
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
5
360
2
7C1298A-83
7164C18-6
6
315
2
7C1298A-66
7164C18-7
7
270
2
7C1298A-50
7164C18-8
8
225
2
Pentium是Intel Corporation的注册商标。
PowerPC是国际商用机器公司的商标。
赛普拉斯半导体公司
文件编号： 38-05194修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2003年1月19日
CY7C1298A/
GVT7164C18
功能框图- 64K ×18
[1]
WEH ＃
* BWE ＃
高字节
写
D
Q
WEL ＃
* GW ＃
CE＃
* CE2
* CE2 ＃
ZZ
OE ＃
ADSP ＃
掉电逻辑
低字节
写
D
Q
罗字节写
喜字节写
输出缓冲器
启用
D
Q
D
Q
输入
注册
A15-A2
ADSC ＃
地址
注册
64K ×9× 2
SRAM阵列
产量
注册
CLR
ADV ＃
A1-A0
* MODE
二进制
计数器
＆放大器;逻辑
D
Q
DQ1-
DQ16,
DQP1,
DQP2
注意：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
文件编号： 38-05194修订版**
第12页2
CY7C1298A/
GVT7164C18
引脚配置
100引脚TQFP
顶视图
A6
A7
CE
CE2
NC
NC
WEH
WEL
CE2
V
CC
V
SS
CLK
GW
BWE
OE
ADSC
ADSP
ADV
A8
A9
NC
NC
NC
V
CCQ
V
SSQ
NC
NC
DQ9
DQ10
V
SSQ
V
CCQ
DQ11
DQ12
V
CC
V
CC
NC
V
SS
DQ13
DQ14
V
CCQ
V
SSQ
DQ15
DQ16
DQP2
NC
V
SSQ
V
CCQ
NC
NC
NC
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
CY7C1298A/GVT7164C18
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A10
NC
NC
V
CCQ
V
SSQ
NC
DQP1
DQ8
DQ7
V
SSQ
V
CCQ
DQ6
DQ5
V
SS
NC
V
CC
ZZ
DQ4
DQ3
V
CCQ
V
SSQ
DQ2
DQ1
NC
NC
V
SSQ
V
CCQ
NC
NC
NC
引脚说明
QFP引脚
37, 36, 35, 34, 33, 32,
100, 99, 82, 81, 80,
48, 47, 46, 45, 44
93, 94
引脚名称
A0–A15
TYPE
描述
输入 -
地址：这些输入注册和必须满足的建立和保持
围绕CLK的上升沿同步倍。突发计数器产生内部
地址与A0和A1相关的，在突发周期和等待周期。
输入 -
字节写使能：字节写使能为低表示写周期和高
同步的读周期。 WEL控制DQ1 - DQ8和DQP1 。 WEH控制
DQ9 - DQ16和DQP2 。数据I / O为高阻抗，如果任这些指令的
看跌期权是低，由BWE为低空调。
输入 -
写使能：此低电平输入门字节写操作和必须的
同步符合设置和保持周围CLK的上升沿时间。
输入 -
全局写：此低电平输入允许一个完整的18位写入发生不知疲倦
在BWE和文线同步下垂，且必须满足的建立和保持
围绕CLK的上升沿时间。
输入 -
时钟：这个信号寄存器的地址，数据，芯片启用，写控制
在其上升沿同步和突发控制输入。所有同步输入必须满足
建立时间和保持时间全天候的上升沿。
输入 -
芯片使能：该低电平输入，用来使能设备和栅
同步ADSP 。
输入 -
芯片使能：此低电平输入用于启动设备。
同步
输入 -
芯片使能：此高电平输入，用来使能的设备。
同步
第12页3
WEL ， WEH
87
88
BWE
GW
89
CLK
98
92
97
CE
CE2
CE2
文件编号： 38-05194修订版**
模式
A5
A4
A3
A2
A1
A0
NC
NC
V
SS
V
CC
NC
NC
A15
A14
A13
A12
A11
NC
NC
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
CY7C1298A/
GVT7164C18
引脚说明
（续）
QFP引脚
86
83
84
引脚名称
OE
ADV
ADSP
TYPE
输入
描述
输出使能：此低电平有效的异步输入使能数据输出
把驱动程序。
输入 -
处理进展：该低电平输入，用于控制所述内部突发
同步计数器。在这个引脚上产生等待周期（无地址提前） 。
输入 -
地址状态处理器：此低电平输入，以及CE是
同步低，导致新的外部地址进行注册，一个读周期
使用新的地址发起的。
输入 -
地址状态控制器：此低电平输入，使设备被去
同步选或连同新的外部地址选择要登记。一
读或写周期，这取决于写控制输入启动。
输入 -
STATIC
输入 -
STATIC
输入/
产量
输入/
产量
供应
地
I / O电源
I / O接地
-
模式：输入选择的突发序列。的低电平引脚选择
线性突发。数控或HIGH在这个引脚选择交错突发。
贪睡：低开或常闭的正常运行。高为低功耗待机。
数据输入/输出：低字节是DQ1 - DQ8 。高字节是DQ9 - DQ16 。
输入数据必须满足建立和保持周围CLK的上升沿时间。
奇偶校验输入/输出： DQP1是奇偶校验位DQ1 - DQ8和DQP2是平价
位DQ9 - DQ16 。
电源： + 3.3V -5 ％至+ 10 ％ 。
接地：接地。
输出缓冲器电源： + 3.3V -5 ％至+ 10 ％ 。
输出缓冲器接地：接地。
无连接：这些信号没有内部连接。
85
ADSC
31
64
模式
ZZ
58 ， 59 ， 62 ， 63 ， 68 ， 69 ， DQ1 - DQ16
72, 73, 8, 9, 12, 13,
18, 19, 22, 23
74, 24
14, 15, 41, 65, 91
17, 40, 67, 90
4, 11, 20, 27, 54, 61,
70, 77
5, 10, 21, 26, 55, 60,
71, 76
1–3, 6, 7, 16, 25,
28–30, 38, 39, 42, 43,
49–53, 56, 57, 66, 75,
78–79, 95, 96
DQP1,
DQP2
V
CC
V
SS
V
CCQ
V
SSQ
NC
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
部分真值表进行读/写
功能
读
读
写一个字节
写的所有字节
写的所有字节
GW
H
H
H
H
L
BWE
H
L
L
L
X
WEH
X
H
L
L
X
WEL
X
H
H
L
X
文件编号： 38-05194修订版**
第12页4
CY7C1298A/
GVT7164C18
真值表
[2, 3, 4, 5, 6, 7, 8]
手术
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
取消循环，掉电
读周期，开始突发
读周期，开始突发
写周期，开始突发
读周期，开始突发
读周期，开始突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
读周期，继续突发
写周期，继续突发
写周期，继续突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
读周期，暂停突发
写周期，暂停突发
写周期，暂停突发
地址
二手
无
无
无
无
无
外
外
外
外
外
NEXT
NEXT
NEXT
NEXT
NEXT
NEXT
当前
当前
当前
当前
当前
当前
CE
H
L
L
L
L
L
L
L
L
L
X
X
H
H
X
H
X
X
H
H
X
H
CE2 CE2 ADSP
X
X
H
X
H
L
L
L
L
L
X
X
X
X
X
X
X
X
X
X
X
X
X
L
X
L
X
H
H
H
H
H
X
X
X
X
X
X
X
X
X
X
X
X
X
L
L
H
H
L
L
H
H
H
H
H
X
X
H
X
H
H
X
X
H
X
ADSC
L
X
X
L
L
X
X
L
L
L
H
H
H
H
H
H
H
H
H
H
H
H
ADV
X
X
X
X
X
X
X
X
X
X
L
L
L
L
L
L
H
H
H
H
H
H
写
X
X
X
X
X
X
X
L
H
H
H
H
H
H
L
L
H
H
H
H
L
L
OE
X
X
X
X
X
L
H
X
L
H
L
H
L
H
X
X
L
H
L
H
X
X
CLK
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
L-H
DQ
高-Z
高-Z
高-Z
高-Z
高-Z
Q
高-Z
D
Q
高-Z
Q
高-Z
Q
高-Z
D
D
Q
高-Z
Q
高-Z
D
D
直通真值表
前一个周期
[9]
手术
启动写周期，所有字节
地址= A（ N-1 ） ，数据= D （N - 1 ）
启动写周期，所有字节
地址= A（ N-1 ） ，数据= D （N - 1 ）
启动写周期，所有字节
地址= A（ N-1 ） ，数据= D （N - 1 ）
启动写周期，一个字节
地址= A（ N-1 ） ，数据= D （N - 1 ）
BWN
所有L个
[10, 11]
所有L个
[10, 11]
所有L个
[10, 11]
一架L
[10]
手术
启动读周期
寄存器A （N ） ，Q = D （N - 1 ）
没有新的周期
Q = D（ n-1个）
没有新的周期
Q =高阻
没有新的周期
Q = D（ n-1个）为1字节
当前周期
CE
L
H
H
H
BWN
H
H
H
H
OE
L
L
H
L
下一个周期
手术
读D（ N）
没有结转
前一个周期
没有结转
前一个周期
没有结转
前一个周期
注意事项：
2， X表示“不在乎。 ” H表示逻辑高电平。 L表示逻辑低电平。写= L手段[ BWE + WEL * WEH ] * GW等于低。写= H手段[ BWE +
WEL * WEH ] * GW等于高。
3.使WEL写DQ1 - DQ8和DQP1 。 WEH能写DQ9 - DQ16和DQP2 。
4.除OE所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
5.暂停爆裂产生等待周期。
6.对于下面的读操作的写操作中，操作环境必须为高电平的输入数据所需要的建立时间加上高阻时间为参考之前和HIGH整个停留
的输入数据保持时间。
7.此设备包含的电路，以确保输出将在高阻电期间。
8. ADSP LOW随着芯片被选中始终启动一个读周期，在CLK的LH边缘。写周期可以通过设置写低位的执行
随后的等待周期的CLK L-H边缘。请参阅写时序图进行澄清。
9.前一个周期可以是任何周期（非爆裂，爆裂，或等待） 。
10. BWE是低各个字节写入。
11万千瓦低收益率相同的结果对所有个字节写入操作。
文件编号： 38-05194修订版**
第12页5
QQ：2880707522 复制
