CY7C1361A
CY7C1363A
256K ×36 / 512K ×18同步
流流通突发SRAM
特点
快速访问时间： 6.0 ， 6.5 ， 7.0 ，和8.0ns
快速的时钟速度： 150 ， 133 ， 117和100MHz的
快速OE访问时间： 3.5纳秒和4.0纳秒
最适合深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％电源
3.3V或2.5V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
字节写使能和全局写控制
多芯片使深度扩展：一个包
版本和两个芯片使为BG和AJ包
版本
地址管道能力
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性爆裂
序）
使用ZZ自动省电功能，可
模式或CE取消。
为BG和AJ包版本JTAG边界扫描
低调的119凸点14毫米× 22毫米PBGA （球栅
阵列）和100引脚TQFP封装
同步外围电路和一个2位计数器，用于
内部突发操作。所有的同步输入端通过门控
由一个正沿触发时钟输入控制寄存器
（CLK） 。同步输入包括所有地址，所有的数据
输入地址流水线芯片使能（ CE ） ，深度拓展
芯片启用（ CE
2
和CE
2
） ，突发控制输入（ ADSC ，
ADSP和ADV ） ，写入启用（ BWA ， BWB ， BWC ， BWD ，并
BWE ） ，和全球写（ GW） 。然而，在CE
2
芯片使能
输入仅适用于电讯管理局局长包版本。
异步输入包括输出使能（ OE ）和
突发模式控制（ MODE ） 。的数据输出（Q ） ，通过使能
OE ，也都是异步的。
地址和芯片使注册的任
地址状态处理器（ ADSP ）或地址状态
控制器（ ADSC ）输入引脚。随后一阵地址
可以在内部产生的突发超前作为控制
销（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
4个字节宽的写控制输入作为控制。
单个字节写入允许写入单个字节。 BWA
控制DQA 。 BWB控制DQB 。 BWC控制DQC 。 BWD
控制DQD 。 BWA ， BWB ， BWC和BWD只能是积极的
与BWE为低。 GW是低会导致所有的字节是
写的。在X18的版本只有18个数据输入/输出（ DQA
和DQB ）连同BWA和BWB （无BWC ， BWD ， DQC ，并
DQD ） 。
对于B和T包版本，四个引脚用于
实现JTAG测试功能：测试模式选择（ TMS ） ，
测试数据输入（ TDI ） ，测试时钟（ TCK ）和测试数据输出
（ TDO ） 。 JTAG电路用于串行数据移位和
从设备。 JTAG投入使用LVTTL / LVCMOS水平
在操作的这种测试模式数据移位。助教
包版本不提供JTAG功能。
该CY7C1361A和CY7C1363A从+ 3.3V操作
电源。所有输入和输出都是LVTTL兼容。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的
三层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
该CY7C1361A和CY7C1363A集成的SRAM 262,144
× 36和524,288 × 18的SRAM单元具有先进
选购指南
7C1361A-150
7C1363A-150
最大访问时间
最大工作电流
最大的CMOS待机电流
6.0
480
10
7C1361A-133
7C1363A-133
6.5
360
10
7C1361A-117
7C1363A-117
7.0
320
10
7C1361A-100
7C1363A-100
8.0
270
10
单位
ns
mA
mA
赛普拉斯半导体公司
文件编号： 38-05259修订版**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年6月19日
CY7C1361A
CY7C1363A
功能框图- 256K × 36
[1]
字节中写
BWA
BWE
CLK
D
Q
BYTE B写
BWB
D
Q
GW
BYTE C写的
BWC
D
Q
BYTE d写
BWD
D
Q
BYTE d写
BYTE C写的
输出缓冲器
BYTE B写
字节中写
DQA ， DQB
DQC ， DQD
CE
CE2
启用
D
Q
D
Q
[2]
CE2
OE
ZZ
掉电逻辑
输入
注册
16
ADSP
A
ADSC
CLR
ADV
A1-A0
模式
二进制
计数器
＆放大器;逻辑
地址
注册
256K ×9× 4
SRAM阵列
产量
注册
D
Q
功能框图- 512K × 18
[1]
BYTE B
写
BWB
BWE
D
Q
一个字节
写
BWA
GW
D
Q
字节中写
BYTE B写
输出缓冲器
CE
CE2
CE2
ZZ
OE
ADSP
掉电逻辑
启用
D
Q
D
Q
输入
注册
17
A
ADSC
地址
注册
512K ×9× 2
SRAM阵列
产量
注册
CLR
ADV
A1-A0
模式
二进制
计数器
＆放大器;逻辑
D
Q
DQA ， DQB
注意事项：
1.功能框图给出了简化设备操作。见真值表，引脚说明和时序图的详细信息。
2. CE
2
仅适用于TA的版本。
文件编号： 38-05259修订版**
第26 2
CY7C1361A
CY7C1363A
销刀豆网络gurations
（续）
CY7C1361A
256K × 36 119球BGA
顶视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
CCQ
NC
NC
DQC
DQC
V
CCQ
DQC
DQC
V
CCQ
DQD
DQD
V
CCQ
DQD
DQD
NC
NC
V
CCQ
2
A
CE
2
A
DQC
DQC
DQC
DQC
DQC
V
CC
DQD
DQD
DQD
DQD
DQD
A
NC
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWC
V
SS
NC
V
SS
BWD
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
CC
NC
CE
OE
ADV
GW
V
CC
CLK
NC
BWE
A1
A0
V
CC
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
NC
A
TDO
6
A
A
A
DQB
DQB
DQB
DQB
DQB
V
CC
DQA
DQA
DQA
DQA
DQA
A
NC
NC
7
V
CCQ
NC
NC
DQB
DQB
V
CCQ
DQB
DQB
V
CCQ
DQA
DQA
V
CCQ
DQA
DQA
NC
ZZ
V
CCQ
CY7C1363A 512K × 18 119球BGA俯视图
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
CCQ
NC
NC
DQB
NC
V
CCQ
NC
DQB
V
CCQ
NC
DQB
V
CCQ
DQB
NC
NC
NC
V
CCQ
2
A
CE
2
A
NC
DQB
NC
DQB
NC
V
CC
DQB
NC
DQB
NC
DQB
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
BWB
V
SS
NC
V
SS
V
SS
V
SS
V
SS
V
SS
模式
A
TDI
4
ADSP
ADSC
V
CC
NC
CE
OE
ADV
GW
V
CC
CLK
NC
BWE
A1
A0
V
CC
NC
TCK
5
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
NC
V
SS
BWA
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE2
A
DQA
NC
DQA
NC
DQA
V
CC
NC
DQA
NC
DQA
NC
A
A
NC
7
V
CCQ
NC
NC
NC
DQA
V
CCQ
DQA
NC
V
CCQ
DQA
NC
V
CCQ
NC
DQA
NC
ZZ
V
CCQ
文件编号： 38-05259修订版**
第26 4
CY7C1361A
CY7C1363A
256K × 36引脚说明
X36引脚PBGA
X36引脚QFP
针
名字
A0
A1
A
TYPE
输入 -
同步
引脚说明
地址：
这些输入被登记，并且必须满足
的设置和保持时间周围CLK的上升沿。
突发计数器产生内部地址
在突发周期与A0和A1 ，相关的等待
周期。
4P
37
4N
36
图2A ，3A， 5A，6A ，3B， 5B ，35， 34 ，33， 32 ，100，
如图6B所示， 2C ，3C， 5C ，6C， 99 ，82， 81 ，44， 45 ，
2R ，6R， 3T，4T， 5T
46, 47, 48, 49, 50
92 （ AJ版）
43 （A版）
5L
5G
3G
3L
4M
93
94
95
96
87
BWA
BWB
BWC
BWD
BWE
输入 -
同步
写字节：
字节写操作是低表示写周期，
高表示读周期。 BWA控制DQA 。 BWB控制
DQB 。 BWC控制DQC 。 BWD控制DQD 。数据I / O是
高阻抗，如果其中任一输入为低电平，条件
由BWE为低tioned 。
写使能：
此低电平输入门字节写
操作和必须满足建立时间和保持时间
围绕CLK的上升沿。
全局写：
此低电平输入允许一个完整的36位
写发生独立的BWE和BWN线
并且必须满足设置和保持周围的上升时间
CLK的边缘。
时钟：
这个信号寄存器中的地址，数据，芯片
使能，写控制和突发控制输入其
上升沿。所有同步输入必须符合设置和
持有全天候的上升沿时间。
CHIP ENABLE ：
这个低电平输入，用来使能的
设备及门ADSP 。
CHIP ENABLE ：
此高电平输入，用来使能
该设备。
CHIP ENABLE ：
这个低电平输入，用来使能的
装置。不适用于BG和AJ包版本。
OUTPUT ENABLE ：
此低电平有效的异步输入
使数据输出驱动器。
地址前进：
此低电平输入用于
控制内部突发计数器。一高在这个引脚
产生等待周期（无地址提前） 。
地址状态处理器：
这种积极的低投入，
随着CE为低，导致了新的外部地址
要登记和一个读出周期是使用启动
新地址。
地址状态控制器：
此低电平输入
会导致器件被取消或与所选
新的外部地址进行注册。读或写
周期是根据写控制输入启动。
模式：
该输入选择突发序列。一个低电平
该引脚选择线性突发。数控或HIGH在这个引脚
选择交错突发。
输入 -
同步
输入 -
同步
4H
88
GW
4K
89
CLK
输入 -
同步
4E
2B
–
（不适用于
PBGA ）
4F
4G
98
97
92
（仅适用于A版）
86
83
CE
CE
2
CE
2
输入 -
同步
输入 -
同步
输入 -
同步
输入
输入 -
同步
输入 -
同步
OE
ADV
4A
84
ADSP
4B
85
ADSC
输入 -
同步
3R
31
模式
输入 -
STATIC
7T
64
ZZ
输入 -
睡眠：
此高电平输入将器件置于
异步低功耗待机模式。对于正常
操作时，该输入，必须为低电平或NC （无
连接） 。
文件编号： 38-05259修订版**
第26 5
QQ：2880707522 复制
