CY7C1346F
2兆位（ 64K ×36 ）流水线同步SRAM
特点
注册的输入和输出的流水线操作
64K × 36个通用I / O架构
3.3V核心供电
3.3V的I / O操作
快速时钟到输出时间
- 3.5纳秒（ 166 - MHz器件）
- 4.0纳秒（ 133 - MHz器件）
- 4.5纳秒（ 100 - MHz器件）
提供高性能3-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供的JEDEC标准的100引脚TQFP封装
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1346F SRAM集成65,536 ×36的SRAM单元
有先进同步外围电路和一个二位
计数器内部突发操作。所有的同步输入是
通过用正沿触发控制寄存器控
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ：D ]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
地址，数据输入，并写入控制记录片
启动自定时写cycle.This部分支持字节写
行动（见引脚说明和真值表进行进一步
详细说明） 。写周期可一到四个字节宽
由字节写入控制输入进行控制。 GW的时候主动
低导致要写入的所有字节。
该CY7C1346F从+ 3.3V内核电源供电
而所有的输出也有+ 3.3V单电源供电。所有输入
和输出JEDEC标准的JESD8-5兼容。
逻辑框图
A0, A1, A
地址
注册
2
A
[1:0]
模式
ADV
CLK
Q1
ADSC
ADSP
BW
D
DQ
D,
DQ
D
字节
写注册
DQ
C
， DQP
C
字节
写注册
DQ
B,
DQP
B
字节
写注册
DQ
A
， DQP
A
字节
写注册
BURST
计数器
CLR
和
Q0
逻辑
DQ
D
， DQP
D
字节
写入驱动器
DQ
C
， DQP
C
字节
写入驱动器
DQ
B,
DQP
B
字节
写入驱动器
DQ
A,
DQP
A
字节
写入驱动器
BW
C
内存
ARRAY
SENSE
安培
产量
注册
产量
缓冲器
E
BW
B
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
BW
A
BWE
GW
CE
1
CE
2
CE
3
OE
启用
注册
流水线
启用
输入
注册
ZZ
1
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05384牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年12月3日
CY7C1346F
引脚德网络nitions
名字
A
0
, A
1
, A
TQFP
37,36,32,
33,34,35,
36,37,44,
45,46,47,
48,49,81,
82 99,100
93,94,95, 96
88
I / O
描述
输入 -
用于选择的64K地址位置中的一个地址输入。
采样
同步于CLK的上升沿如果ADSP或ADSC是低电平有效，和CE
1
，CE
2
,
和CE
3
采样活跃。一
1
, A
0
喂2位计数器。
BW
A
， BW
B
BW
C
， BW
D
GW
输入 -
字节写选择输入，低电平有效。
合格与BWE进行字节
同步写入到SRAM中。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当上升沿置为低电平
CLK的同步边沿，一个全球性的写进行（所有字节写入，不管
在BW值
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样在CLK的上升沿。这
同步信号必须被拉低，进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有的同步输入到设备中。也可用于
增加突发计数器时， ADV为低电平时，一阵期间
操作。
BWE
CLK
87
89
CE
1
CE
2
CE
3
OE
98
输入 -
芯片使能1输入，低电平有效。
采样在CLK的上升沿。二手
同步与CE联
2
和CE
3
选择/取消选择该设备。 ADSP被忽略
如果CE
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样在CLK的上升沿。二手
同步与CE联
1
和CE
3
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样在CLK的上升沿。二手
同步与CE联
1
和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。
控制方向
异步的I / O引脚。当低时， I / O引脚用作输出。当拉高
高电平时， I / O引脚被三态，并作为输入数据引脚。在OE被屏蔽
从取消选定状态出现时，一个读周期的第一个时钟。
输入 -
提前输入信号，采样CLK ，低电平有效的上升沿。
同步断言时，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样在CLK的上升沿，活性
同步
低。
当低电平时， A被抓获的地址寄存器。一
1
, A
0
是
还装入串计数器。当ADSP和ADSC都断言，
只是ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
输入 -
地址选通从控制器，取样在CLK的上升沿，活性
同步
低。
当低电平时， A被抓获的地址寄存器。一
1
, A
0
是
还装入串计数器。当ADSP和ADSC都断言，
只是ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
这个输入，当高处装置的
异步非时间关键“休眠”状态与数据的完整性保护。对于正常
操作时，该引脚为低电平或悬空。 ZZ引脚具有内部上拉下来。
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上的数据寄存器
同步是由CLK的上升沿触发。为输出，他们提供的数据
在上一个时钟的上升中所含由“A”所指定的存储器位置
的读周期。销的方向由OE控制。当OE
低电平时，引脚用作输出。高电平时， DQS和DQPs是
置于三态条件。
97
92
86
ADV
ADSP
83
84
ADSC
85
ZZ
64
DQ
A,
DQ
B
DQ
C,
DQ
D,
DQP
A
， DQP
B
,
DQP
C
， DQP
D
52,53,56,57,
58,59,62,63,
68, 69,72,73,
74,75,78,79,
2,3,6,7,8,9,
12,13,18,19,
22,23,24,25,
28,29,51,
80,1,30
15,41,65,
91
V
DD
电源
电源输入到该装置的核心。
文件编号： 38-05384牧师* B
第16页3
CY7C1346F
引脚德网络nitions
（续）
名字
V
SS
V
DDQ
TQFP
17,40,67,
90
4,11,20,
27,54,61,
70,77
5,10,21,
26,55,60,
71,76
31
I / O
地
I / O电源
供应
I / O接地
描述
地面的装置的核心。
电源为I / O电路。
V
SSQ
地面的I / O电路。
模式
输入 -
STATIC
选择爆秩序。
当连接到GND选择线性突发序列。当
连接到V
DD
或悬空选择交错突发序列。这是一个带针
应设备在操作期间保持静止。模式引脚有一个内部
拉。
未连接。
内部没有连接到芯片。
NC
14,16,38,
39,42,43,
50,66
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
该CY7C1346F支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是用户
可选择的，并且是由采样MODE输入来确定。
访问可以与任何处理器地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ） 。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3
都置为有效，和（3）的写
信号（ GW ， BWE ）都是拉高高。 ADSP被忽略
如果CE
1
为HIGH 。呈现给地址输入端的地址
（A ）被存储到地址前进的逻辑和
地址寄存器，同时被提供给存储器阵列。
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的上升沿
数据被允许通过输出寄存器向传播和
到内吨的数据总线
CO
如果OE是低电平有效。唯一
当SRAM从新兴出现异常
文件编号： 38-05384牧师* B
取消选择状态到所选择的状态下，其输出始终
的存取的第一个周期期间，三态。后的第一次
的访问周期中，输出由OE控制
信号。连续的单周期读支持。一旦
该SRAM被取消的芯片在时钟的上升和选择
无论是ADSP或ADSC信号，其输出将三态
马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效。地址
呈现给A被加载到地址寄存器和
同时被输送到RAM地址前进逻辑
数组。写信号（ GW ， BWE和BW
[A ：D ]
）和ADV
在这个第一周期中输入将被忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
呈现给DQ的输入数据被写入，对应
在存储器阵列中应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[A ：D ]
信号。该CY7C1346F提供字节写入功能，是
在写周期说明表所述。断言
字节写使能输入（ BWE ）与选定的字节写
（ BW
[A ：D ]
）输入时，将有选择地写入到只有所需的字节数。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1346F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ输入。这样做将三态输出驱动器。
为安全起见， DQ会自动三态
每当一个写周期被检测，而不管该状态
OE 。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[A ：D ]
）被置为有效进行写操作
第16页4
CY7C1346F
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。呈现给的地址是
装入地址寄存器和地址
同时被输送到存储器阵列前进逻辑。
在这个周期的阿德福韦输入被忽略。如果一个全局写的
进行的，呈现给DQ的数据被写入到它对应
在存储器核心应的地址位置。如果一个字节写
进行的，只有选定的字节写入。不是字节
字节写操作过程中选择将保持不变。
一个同步自定时写入机制已
提供简化的写操作。
由于CY7C1346F是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须冷清HIGH
到DQ输入。这样做将三态输出驱动器。
为安全起见， DQS就会自动三态
每当一个写周期被检测，而不管该状态
OE 。
交错突发地址表
（ MODE =浮动或V
DD
)
第一次
地址
A
1
, A
0
00
01
10
11
第二
地址
A
1
, A
0
01
00
11
10
第三
地址
A
1
, A
0
10
11
00
01
第四
地址
A
1
, A
0
11
10
01
00
线性突发地址表（ MODE = GND）
第一次
地址
A
1
, A
0
00
01
10
11
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
第二
地址
A
1
, A
0
01
10
11
00
第三
地址
A
1
, A
0
10
11
00
01
第四
地址
A
1
, A
0
11
00
01
10
突发序列
该CY7C1346F提供一个二位计数器回绕，馈送
通过
1
, A
0
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
t
ZZI
t
RZZI
描述
贪睡模式，待机电流
设备操作ZZ
ZZ恢复时间
ZZ积极打盹电流
ZZ不活跃，退出当前贪睡
测试条件
ZZ > V
DD
– 0.2V
ZZ > V
DD
– 0.2V
ZZ < 0.2V
此参数被采样
此参数被采样
0
2t
CYC
2t
CYC
分钟。
马克斯。
40
2t
CYC
单位
mA
ns
ns
ns
ns
文件编号： 38-05384牧师* B
第16页5
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