CY7C1345F
4 -MB （ 128K ×36 ）流通型同步SRAM
特点
128K
×
36个通用I / O
3.3V -5 ％到+ 10 ％核心供电（V
DD
)
2.5V或3.3V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz的版本）
- 7.5纳秒（ 117 - MHz的版本）
- 8.0纳秒（ 100 - MHz的版本）
- 11.0纳秒（ 66 MHz的版本）
提供高性能2-1-1-1接入速率
用户可选的突发计数器支持Intel
奔腾
交错式或线性突发序列
独立的处理器和控制器地址选通
同步自定时写
异步输出使能
在提供的JEDEC标准的100引脚TQFP和119球
BGA封装
“ZZ”睡眠模式选项
功能说明
[1]
该CY7C1345F是131,072 ×36的同步高速缓存RAM
设计的高速微处理器与接口
最小的胶合逻辑。从时钟的上升最高的访问延迟
6.5纳秒（ 133 - MHz的版本） 。 2位芯片计数器捕获
在一个脉冲串的第一个地址，并递增地址automati-
对于美云的突发访问的其余部分。所有同步输入
通过用正边沿触发的控制寄存器被选通
时钟输入（ CLK ） 。同步输入包括所有
地址，所有的数据输入，地址流水线芯片使能
（ CE
1
） ，深度扩展芯片启用（ CE
2
和CE
3
） ，突发
控制输入（ ADSC ， ADSP和ADV ） ，写入启用
（ BW
[A ：D ]
和BWE ）和全局写（GW） 。异步
输入包括输出使能（ OE ）和ZZ引脚。
该CY7C1345F允许使用交错式或线性爆裂
序列，由MODE输入管脚选择。一个高选择
交错的脉冲串序列，而一个低电平选择一个线性
爆序列。突发的访问可以与启动
处理器地址选通（ ADSP ）或高速缓冲存储器控制器
地址选通（ ADSC ）的投入。
地址和芯片使注册在上升沿
时钟时，无论是地址选通处理器（ ADSP ）或
地址选通脉冲控制器（ ADSC ）是活动的。随后
猝发地址可以内部产生由作为控制
前进针（ ADV ） 。
该CY7C1345F从+ 3.3V内核电源供电
而所有输出可与任何一个+2.5或+ 3.3V工作
供应量。所有输入和输出都符合JEDEC标准
JESD8-5-compatible.
逻辑框图
A0, A1, A
地址
注册
A
[1:0]
模式
ADV
CLK
BURST Q1
计数器
逻辑
Q0
CLR
ADSC
ADSP
DQ
D
,
DQP
D
BW
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
字节
写注册
DQ
A
,
DQP
A
BW
A
BWE
GW
CE1
CE2
CE3
OE
DQ
A
,
DQP
A
字节
写注册
字节
写注册
DQ
D
,
DQP
D
字节
写注册
DQ
C
,
DQP
C
字节
写注册
DQ
B
,
DQP
B
BW
B
字节
写注册
BW
C
内存
ARRAY
SENSE
安培
产量
缓冲器
的DQ
DQP
A
DQP
B
DQP
C
DQP
D
启用
注册
输入
注册
ZZ
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05214牧师* C
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的9月24日，
CY7C1345F
选购指南
最大访问时间
最大工作电流
最大待机电流
133兆赫
6.5
225
40
117兆赫
7.5
220
40
100兆赫
8.0
205
40
66兆赫
11.0
195
40
单位
ns
mA
mA
阴影区域包含预览。请联系您当地的赛普拉斯销售代表对这些部件的可用性。
销刀豆网络gurations
100引脚TQFP
BW
D
BW
C
BW
B
BW
A
CE
3
CE
1
V
DD
V
SS
OE
ADSC
ADSP
ADV
86
85
84
83
CE
2
CLK
GW
BWE
A
A
82
A
99
98
97
96
95
94
93
92
91
90
89
88
87
DQP
C
DQ
C
DQ
C
V
DDQ
V
SSQ
DQ
C
DQ
C
字节
DQ
C
DQ
C
V
SSQ
V
DDQ
DQ
C
DQ
C
NC
V
DD
NC
V
SS
DQ
D
DQ
D
V
DDQ
V
SSQ
DQ
D
DQ
D
DQ
D
DQ
D
V
SSQ
V
DDQ
DQ
D
DQ
D
DQP
D
BYTE
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
100
81
A
CY7C1345F
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
44
45
46
47
48
49
50
DQP
B
DQ
B
DQ
B
V
DDQ
V
SSQ
DQ
B
DQ
B
DQ
B
DQ
B
V
SSQ
V
DDQ
DQ
B
DQ
B
V
SS
NC
V
DD
ZZ
DQ
A
DQ
A
V
DDQ
V
SSQ
DQ
A
DQ
A
DQ
A
DQ
A
V
SSQ
V
DDQ
DQ
A
DQ
A
DQP
A
BYTE B
一个字节
38
39
40
41
V
DD
42
模式
A
V
SS
NC
NC
A
A
NC
NC
A
1
A
0
A
A
A
43
A
A
A
A
文件编号： 38-05214牧师* C
A
第17页2
CY7C1345F
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
C
DQ
C
V
DDQ
DQ
C
DQ
C
V
DDQ
DQ
D
DQ
D
V
DDQ
DQ
D
DQ
D
NC
NC
V
DDQ
2
A
CE
2
A
DQP
C
DQ
C
DQ
C
DQ
C
DQ
C
V
DD
DQ
D
DQ
D
DQ
D
DQ
D
DQP
D
A
NC
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
C
V
SS
NC
V
SS
BW
D
V
SS
V
SS
V
SS
模式
A
NC
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
B
V
SS
NC
V
SS
BW
A
V
SS
V
SS
V
SS
NC
A
NC
6
A
CE
3
A
DQP
B
DQ
B
DQ
B
DQ
B
DQ
B
V
DD
DQ
A
DQ
A
DQ
A
DQ
A
DQP
A
A
NC
NC
7
V
DDQ
NC
NC
DQ
B
DQ
B
V
DDQ
DQ
B
DQ
B
V
DDQ
DQ
A
DQ
A
V
DDQ
DQ
A
DQ
A
NC
ZZ
V
DDQ
引脚说明
名字
A0, A1, A
TQFP
37,36,32,
33,34,35,
44,45,46,
47,48,49,
50,81,82,
99,100
93,94,
95,96
88
BGA
I / O
描述
输入 -
用地址输入选择128K地址之一
P4,N4,A2,A3,
A5，A6， B3，B5 ，同步
位置。
采样在CLK如果ADSP或ADSC的上升沿
C2,C3,C5,C6,
是低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。一
[1:0]
饲料
R2,R6,T3,T4,
的2位计数器。
T5
L5,G5,
G3,L3
H4
输入 -
字节写选择输入，低电平有效。
合格与BWE到
同步进行字节写入SRAM 。采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当低的断言
CLK的同步的上升沿，一个全局写进行（所有字节都
写不论在BW的值，
[A ：D ]
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
取样的上升沿
同步的CLK 。此信号必须被拉低，进行字节写操作。
输入时钟
时钟输入。
用于捕获所有的同步输入到设备中。
还用于增加突发计数器时， ADV为有效
LOW ，一阵操作过程中。
BW
A,
BW
B
BW
C,
BW
D
GW
BWE
CLK
87
89
M4
K4
CE
1
CE
2
98
E4
输入 -
芯片使能1输入，低电平有效。
采样的上升沿
同步的CLK 。使用与CE联
2
和CE
3
选择/取消
装置。如果CE ADSP被忽略
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样的上升沿
同步的CLK 。使用与CE联
1
和CE
3
选择/取消
装置。
输入 -
芯片使能3输入，低电平有效。采样在CLK的上升沿。
同步使用与CE联
1
和CE
2
选择/取消选择该设备。
97
B2
CE
3
92
B6
文件编号： 38-05214牧师* C
第17页3
CY7C1345F
引脚说明
（续）
名字
OE
TQFP
86
BGA
F4
I / O
描述
输入 -
输出使能，异步输入，低电平有效。
控制
的I / O引脚异步方向。当低时， I / O引脚用作输出。
当拉高高， I / O引脚三态，并作为输入
数据引脚。在一个读周期时的第一时钟参考被屏蔽
刚刚脱离取消选中状态。
输入 -
超前输入信号，采样在CLK的上升沿。
当
同步断言，它会自动增加一个突发周期的地址。
输入 -
地址选通从处理器，采样的上升沿
同步
CLK ，低电平有效。
当置为低电平，地址提交
设备被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，
只是ADSP是公认的。 ASDP被忽略时， CE
1
被拉高
高
输入 -
地址选通从控制器，采样的上升沿
同步
CLK ，低电平有效。
当置为低电平，地址提交
设备被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，
只是ADSP是公认的。
输入 -
ZZ “休眠”输入，高电平有效。
当置为高电平地方
在非时间关键的“休眠”状态与数据完整性异步设备
保存完好。正常工作时，该引脚为低电平或左
浮动。 ZZ引脚具有内部上拉下来。
ADV
ADSP
83
84
G4
A4
ADSC
85
B4
ZZ
64
T7
的DQ
DQP
A,
DQP
B
DQP
C,
DQP
D
52,53,56,
57,58,59,
62,63,68,
69,72,73,
74,75,78,
79,2,3,6,
7,8,9,12,
13,18,19,
22,23,24,
25,28,29,
51,80,1,30
15,41,
65, 91
17,40,
67,90
I / O-
双向数据I / O线。
作为输入，它们馈入一个片上
K6,K7,L6,
由CLK的上升沿触发的同步数据寄存器。为输出，
L7,M6,N6,
它们提供包含在由所指定的存储器位置中的数据
N7,P7,D7,
在读取的先前时钟的上升呈现的地址
E6,E7,F6,
周期。销的方向由OE控制。当OE
G6,G7,H6,
H7,D1,E1,
低电平时，引脚用作输出。高电平时， DQS和
E2,F2,G1,
DQP
[A ：D ]
被放置在一个三态条件。
G2,H1,H2,
K1,K2,L1,
L2,M2,N1
N2,P1,P6,D6,
D2,P2
C4,J2,J4,
R4,J6
D3,D5,E3,E5,
F3,F5,H3,H5,
K3,K5,M3,M5,
N3,N5,P3,P5
A1,A7,F1,F7,
J1,J7,M1,M7,
U1,U7
–
电源
电源输入到该装置的核心。
地
地面的装置的核心。
V
DD
V
SS
V
DDQ
V
SSQ
模式
4,11,20,
27,54,61,
70,77
5,10,21,
26,55,60,
71,76
31
I / O电源
供应
I / O接地
电源为I / O电路。
地面的I / O电路。
R3
输入 -
STATIC
选择爆秩序。
当连接到GND选择线性爆
序列。当连接到V
DD
或悬空选择交错爆裂
序列。这是一个带针，并应装置在保持静态
操作。模式引脚具有内部上拉电阻。
未连接。
内部没有连接到芯片。
NC
14,16,38,
39,42,43,
66,
B1,B7,C1,C7,
D4,J3,J5,L4,
R1,R5,R7,T1,
T2,T6,U2,U3,
U4,U5,U6
文件编号： 38-05214牧师* C
第17页4
CY7C1345F
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
C0
）为6.5纳秒（ 133 - MHz器件） 。
该CY7C1345F支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium
而i486的
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是
用户可选择的，并通过采样模式确定
输入。访问可以与任何处理器启动
地址选通（ ADSP ）或控制器的地址选通
（ ADSC ） 。通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
全
持有效的;（2 ） ADSP或ADSC为低电平（如果
访问是由ADSC开始，写输入必须
在这第一个周期无效） 。地址提交给
地址输入锁存到地址寄存器和
突发计数器/控制逻辑和呈现给存储器核心。
如果OE输入为低电平时，所请求的数据会
可在数据输出一个最大值，以吨
CDV
钟后
上升。如果CE ADSP被忽略
1
为高。
单写访问发起的ADSP
当满足以下条件，该访问被启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
，CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址
呈现被加载到地址寄存器和脉冲串
输入（ GW ， BWE和BW
[A ：D ]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将被锁存
并写入到device.Byte写操作被允许的。中
字节写入， BW
A
控制DQ
A
和BW
B
控制DQ
B,
BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有的I / O的三态
一个字节write.Since这是一种常见的I / O设备，在过程中
OE异步输入信号必须被拉高，并且
的I / O必须被三态之前的数据的表示，以
的DQ 。为安全起见，数据线三种态
一旦写周期被检测到，无论OE的状态。
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
文件编号： 38-05214牧师* C
高，和（4）的写输入信号（毛重， BWE ，和体重
[A ：D ]
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到
内存核心。呈现给DQ的信息
并[d ：一]
会
写入到指定的地址位置。字节写操作
允许的。在字节写入， BW
A
控制DQ
A
， BW
B
控制
DQ
B
， BW
C
控制DQ
C
和BW
D
控制DQ
D
。所有I / O都
三态时写被检测到，甚至一个字节写操作。自
这是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态之前
数据的表现来的DQ 。为安全起见，该
数据线是三态一旦写周期被检测到，
不管OE的状态。
突发序列
该CY7C1345F提供一个片上2位的环绕
在SRAM内爆计数器。该数据串计数器是由供给
A
[1:0]
，并可以按照线性或交错猝发顺序。
脉冲串顺序由MODE输入的状态来确定。
一个低电平模式选择线性突发序列。一个高
在模式选择交错突发秩序。离开
MODE悬空会导致设备默认为一个接口
阔叶爆序列。
交错突发地址表（ MODE =
浮动或V
DD
)
第一次
地址
A1, A0
00
01
10
11
第二
地址
A1, A0
01
00
11
10
第三
地址
A1, A0
10
11
00
01
第四
地址
A1, A0
11
10
01
00
线性突发地址表（ MODE = GND）
第一次
地址
A
1
, A
0
00
01
10
11
第二
地址
A
1
, A
0
01
10
11
00
第三
地址
A
1
, A
0
10
11
00
01
第四
地址
A
1
, A
0
11
00
01
10
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE上， ADSP和ADSC必须保持
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。
第17页5
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