CY7C1345B
128K ×36的同步流程，通过3.3V高速缓存RAM
特点
支持117 - MHz的微处理器的高速缓存系统
零等待状态
128K由36个通用I / O
快速时钟到输出时间
- 7.5纳秒（ 117 - MHz的版本）
双位环绕式计数器既支持
交错式或线性突发序列
独立的处理器和控制器地址选通亲
韦迪直接接口与所述处理器和外部
高速缓存控制器
同步自定时写
异步输出使能
支持3.3V和放大器; 2.5V的I / O电平
ZZ “睡眠”模式
功能说明
该CY7C1345B是3.3V ， 128K 36同步缓存
RAM的设计，高速微处理器接口
以最小的胶合逻辑。从时钟的最大访问延迟
上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台
Tures的第一地址中的一个脉冲串和递增地址
自动的突发访问的其余部分。
该CY7C1345B允许使用交错式或线性突发SE-
quences ，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发的访问可以与处理器来启动
地址选通（ ADSP ）或高速缓存控制器地址
频闪（ ADSC ）的投入。地址前进，由此来控制
地址地位（ ADV ）的输入。
一个同步自定时写机构设置SIM-
化了的写接口。一个同步的芯片使能输入和
异步输出使能输入提供了方便的控制
银行选择和输出三态控制。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[16:0]
GW
BWE
BWS
3
BWS
2
BWS
1
BWS
0
CE
1
CE
2
CE
3
模式
(A
0
,A
1
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
DDQ [31:24 ] DP3Q
BYTEWRITE
注册
DDQ [23:16 ] DP2Q
BYTEWRITE
注册
DQ [15：8 ] ， DP1 Q
BYTEWRITE
注册
的DQ [7： 0]， DP0 Q
BYTEWRITE
注册
D
ENABLE Q
CE注册
CLK
输入
注册
CLK
15
17
17
15
128K X 36
内存
ARRAY
36
36
OE
ZZ
睡觉
控制
DQ
[31:0]
DP
[3:0]
选购指南
7C1345B-117
最大访问时间（纳秒）
最大工作电流（mA ）
最大待机电流（mA ）
Intel和Pentium是Intel Corporation的注册商标。
7C1345B-100
8.0
325
2.0
7.5
350
2.0
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年9月11日
CY7C1345B
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
CE
2
A
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
A
NC
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
c
V
SS
NC
V
SS
BW
d
V
SS
V
SS
V
SS
模式
A
NC
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
V
SS
A
NC
6
A
CE
3
A
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
A
NC
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
引脚说明
名字
ADSC
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
描述
地址选通从控制器，取样在CLK的上升沿。当置为低电平，A
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
地址选通从处理器，采样在CLK的上升沿。当置为低电平，A
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
A
1
, A
0
地址输入。这些输入馈送片上数据串计数器的最低有效位，以及作为
用于访问在存储器阵列中的特定存储器位置。
用于与一个一起地址输入
[1:0]
选择的64K地址的地点之一。采样
在CLK的上升沿，如果CE
1
，CE
2
和CE
3
采样活跃， ADSP或ADSC活跃
低。
字节写选择输入，低电平有效。合格与BWE进行字节写操作。采样的
上升沿。 BW
0
控制DQ
[7:0]
和DP
0
， BW
1
控制DQ
[15:8]
和DP
1
， BW
2
控制DQ
[23:16]
和DP
2
和BW
3
控制DQ
[31:24]
和DP
3
。见写周期说明表的进一步细节。
提前输入，用于推进芯片地址计数器。当LOW内部突发计数器
前进中的一个脉冲串序列。突发序列使用MODE输入选择。
字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须
低电平进行字节写操作。
环球写输入，低电平有效。采样在CLK的上升沿。这个信号被用来进行
一个全局写的，独立的BWE和BW的状态
[3:0]
。全球覆盖写入字节写入。
时钟输入。用于捕获所有的同步输入到设备中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。使用与CE联
2
和CE
3
选择/取消选择该设备。 CE
1
门ADSP 。
芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
ADSP
A
[1:0]
A
[16:2]
BW
[3:0]
ADV
BWE
GW
CLK
CE
1
CE
2
3
CY7C1345B
引脚说明
（续）
名字
CE
3
OE
I / O
输入 -
同步
输入 -
异步
输入 -
异步
-
描述
芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，
在I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入
数据引脚。
打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机
模式，其中所有的其它输入都被忽略，但在存储器阵列中的数据被maintained.Leaving
ZZ浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。
模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。
拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂
顺序。模式引脚有一个内部上拉电阻。
双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过
[16:0]
在读周期的前一个时钟的上升。销的方向由控制
OE与内部控制逻辑结合。当OE是低电平时，引脚用作
输出。当HIGH ， DQ
[31:0]
和DP
[3:0]
被放置在一个三态条件。的输出是
自动三态检测写周期时。
电源输入到该装置的核心。应连接到3.3V电源。
地面设备的I / O电路。应连接到该系统的地面。
地面的装置。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
未连接。
不要用针。悬空或连接到低电平。
牢固插入活性，和（2）的ADSP或ADSC被置低（如果
访问由ADSC开始，写输入必须deassert-
在这第一个周期ED） 。呈现给AD-地址
裙输入锁存到地址寄存器和脉冲串
计数器/控制逻辑和提供给存储器核心。如果
OE输入为低电平时，所请求的数据将可用
在数据的最大输出到吨
CDV
后时钟的上升。 ADSP
如果CE被忽略
1
为高。
ZZ
模式
DQ
[31:0]
,
DP
[3:0]
I / O-
同步
V
DD
V
SS
V
SSQ
V
DDQ
NC
DNU
电源
地
地
I / O电源
供应
-
-
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CDV
）为7.5纳秒（ 117 - MHz器件） 。
该CY7C1345B支持二级缓存在系统utiliz-
荷兰国际集团线性或交错突发序列。该间
阔叶爆为了支持Pentium和i486的处理器。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都是AS-
功能说明
单写访问发起的ADSP
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址预
sented被加载到地址寄存器和脉冲串
计数器/控制逻辑和递送到RAM核心。写
输入（ GW ， BWE和BW
[3:0]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将
锁存，并写入到器件中。字节写操作是不允许的。
在字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制
DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BW
3
控制DQ
[31:24]
.
所有I / O都在一个字节写三态。由于这是一个
常见的I / O设备，异步OE输入信号必须
被撤消，并在I / O的必须是三态之前
演示数据DQ的
[31:0]
。为安全起见，该
数据线是三态一旦写周期被检测到，再
gardless OE的状态。
4
CY7C1345B
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和体重
[3:0]
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到RAM中
核心内容。呈现给DQ的信息
[31:0]
将被写入到
指定的地址位置。字节写操作是不允许的。中
字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BWS
3
控制DQ
[31:24]
。所有I / O都
三态时写被检测到，甚至一个字节写操作。自
这是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态之前
数据提交给DQ
[31:0]
。为安全起见，该
数据线是三态一旦写周期被检测到，再
gardless OE的状态。
表1.计数器实现对英特尔
奔腾/ 80486处理器的序列
第一次
地址
A
X + 1
, A
x
00
01
10
11
第二
地址
A
X + 1
, A
x
01
00
11
10
第三
地址
A
X + 1
, A
x
10
11
00
01
第四
地址
A
X + 1
, A
x
11
10
01
00
表2.计数器实现一个线性序列
第一次
地址
A
X + 1
, A
x
00
01
10
11
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ高
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。 AC-
正如事实时进入“睡眠”模式挂起并不是CON-
才是有效也不是操作完成瓜拉尼
开球。该设备必须在进入之前取消
“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC必须保持
,
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。留下ZZ无关默认设备进入一个应答
略去状态。
第二
地址
A
X + 1
, A
x
01
10
11
00
第三
地址
A
X + 1
, A
x
10
11
00
01
第四
地址
A
X + 1
, A
x
11
00
01
10
突发序列
该CY7C1345B提供一个片上2位的环绕突发
计数器的SRAM中。突发计数器由美联储
[1:0]
,
并且可以按照线性或交错猝发顺序。该
脉冲串顺序由MODE输入的状态来确定。一
低电平模式选择线性突发序列。一个高点
模式选择交错突发秩序。离开模式
未连接将导致器件默认为一个交织
爆序列。
5
CY7C1345B
128K ×36的同步流程，通过3.3V高速缓存RAM
特点
支持117 - MHz的微处理器的高速缓存系统
零等待状态
128K由36个通用I / O
快速时钟到输出时间
- 7.5纳秒（ 117 - MHz的版本）
双位环绕式计数器既支持
交错式或线性突发序列
独立的处理器和控制器地址选通亲
韦迪直接接口与所述处理器和外部
高速缓存控制器
同步自定时写
异步输出使能
支持3.3V和放大器; 2.5V的I / O电平
ZZ “睡眠”模式
功能说明
该CY7C1345B是3.3V ， 128K 36同步缓存
RAM的设计，高速微处理器接口
以最小的胶合逻辑。从时钟的最大访问延迟
上升为7.5纳秒（ 117 -MHz的版本） 。 2位芯片的Cap-柜台
Tures的第一地址中的一个脉冲串和递增地址
自动的突发访问的其余部分。
该CY7C1345B允许使用交错式或线性突发SE-
quences ，由MODE输入管脚选择。高一的选择
交错突发序列，而低选择线性爆
序列。突发的访问可以与处理器来启动
地址选通（ ADSP ）或高速缓存控制器地址
频闪（ ADSC ）的投入。地址前进，由此来控制
地址地位（ ADV ）的输入。
一个同步自定时写机构设置SIM-
化了的写接口。一个同步的芯片使能输入和
异步输出使能输入提供了方便的控制
银行选择和输出三态控制。
逻辑框图
CLK
ADV
ADSC
ADSP
A
[16:0]
GW
BWE
BWS
3
BWS
2
BWS
1
BWS
0
CE
1
CE
2
CE
3
模式
(A
0
,A
1
) 2
BURST Q
0
CE计数器
Q
1
CLR
Q
地址
CE注册
D
DDQ [31:24 ] DP3Q
BYTEWRITE
注册
DDQ [23:16 ] DP2Q
BYTEWRITE
注册
DQ [15：8 ] ， DP1 Q
BYTEWRITE
注册
的DQ [7： 0]， DP0 Q
BYTEWRITE
注册
D
ENABLE Q
CE注册
CLK
输入
注册
CLK
15
17
17
15
128K X 36
内存
ARRAY
36
36
OE
ZZ
睡觉
控制
DQ
[31:0]
DP
[3:0]
选购指南
7C1345B-117
最大访问时间（纳秒）
最大工作电流（mA ）
最大待机电流（mA ）
Intel和Pentium是Intel Corporation的注册商标。
7C1345B-100
8.0
325
2.0
7.5
350
2.0
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年9月11日
CY7C1345B
销刀豆网络gurations
（续）
119球BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
2
A
CE
2
A
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
A
NC
NC
3
A
A
A
V
SS
V
SS
V
SS
BW
c
V
SS
NC
V
SS
BW
d
V
SS
V
SS
V
SS
模式
A
NC
4
ADSP
ADSC
V
DD
NC
CE
1
OE
ADV
GW
V
DD
CLK
NC
BWE
A1
A0
V
DD
A
NC
5
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
V
SS
A
NC
6
A
CE
3
A
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
A
NC
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
引脚说明
名字
ADSC
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
描述
地址选通从控制器，取样在CLK的上升沿。当置为低电平，A
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。
地址选通从处理器，采样在CLK的上升沿。当置为低电平，A
[15:0]
被捕获在地址寄存器中。一
[1:0]
也被装入到该数据串计数器。当ADSP和
ADSC都断言，只有ADSP是公认的。 ASDP被忽略时， CE
1
被拉高高。
A
1
, A
0
地址输入。这些输入馈送片上数据串计数器的最低有效位，以及作为
用于访问在存储器阵列中的特定存储器位置。
用于与一个一起地址输入
[1:0]
选择的64K地址的地点之一。采样
在CLK的上升沿，如果CE
1
，CE
2
和CE
3
采样活跃， ADSP或ADSC活跃
低。
字节写选择输入，低电平有效。合格与BWE进行字节写操作。采样的
上升沿。 BW
0
控制DQ
[7:0]
和DP
0
， BW
1
控制DQ
[15:8]
和DP
1
， BW
2
控制DQ
[23:16]
和DP
2
和BW
3
控制DQ
[31:24]
和DP
3
。见写周期说明表的进一步细节。
提前输入，用于推进芯片地址计数器。当LOW内部突发计数器
前进中的一个脉冲串序列。突发序列使用MODE输入选择。
字节写使能输入，低电平有效。采样在CLK的上升沿。此信号必须
低电平进行字节写操作。
环球写输入，低电平有效。采样在CLK的上升沿。这个信号被用来进行
一个全局写的，独立的BWE和BW的状态
[3:0]
。全球覆盖写入字节写入。
时钟输入。用于捕获所有的同步输入到设备中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。使用与CE联
2
和CE
3
选择/取消选择该设备。 CE
1
门ADSP 。
芯片使能2输入，高电平有效。采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择/取消选择该设备。
ADSP
A
[1:0]
A
[16:2]
BW
[3:0]
ADV
BWE
GW
CLK
CE
1
CE
2
3
CY7C1345B
引脚说明
（续）
名字
CE
3
OE
I / O
输入 -
同步
输入 -
异步
输入 -
异步
-
描述
芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，
在I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入
数据引脚。
打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机
模式，其中所有的其它输入都被忽略，但在存储器阵列中的数据被maintained.Leaving
ZZ浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。
模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。
拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂
顺序。模式引脚有一个内部上拉电阻。
双向数据I / O线。作为输入，它们馈入是受触发芯片上的数据寄存器
CLK的上升沿。作为输出，它们提供指明包含在存储位置中的数据
通过
[16:0]
在读周期的前一个时钟的上升。销的方向由控制
OE与内部控制逻辑结合。当OE是低电平时，引脚用作
输出。当HIGH ， DQ
[31:0]
和DP
[3:0]
被放置在一个三态条件。的输出是
自动三态检测写周期时。
电源输入到该装置的核心。应连接到3.3V电源。
地面设备的I / O电路。应连接到该系统的地面。
地面的装置。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
未连接。
不要用针。悬空或连接到低电平。
牢固插入活性，和（2）的ADSP或ADSC被置低（如果
访问由ADSC开始，写输入必须deassert-
在这第一个周期ED） 。呈现给AD-地址
裙输入锁存到地址寄存器和脉冲串
计数器/控制逻辑和提供给存储器核心。如果
OE输入为低电平时，所请求的数据将可用
在数据的最大输出到吨
CDV
后时钟的上升。 ADSP
如果CE被忽略
1
为高。
ZZ
模式
DQ
[31:0]
,
DP
[3:0]
I / O-
同步
V
DD
V
SS
V
SSQ
V
DDQ
NC
DNU
电源
地
地
I / O电源
供应
-
-
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CDV
）为7.5纳秒（ 117 - MHz器件） 。
该CY7C1345B支持二级缓存在系统utiliz-
荷兰国际集团线性或交错突发序列。该间
阔叶爆为了支持Pentium和i486的处理器。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都是AS-
功能说明
单写访问发起的ADSP
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址预
sented被加载到地址寄存器和脉冲串
计数器/控制逻辑和递送到RAM核心。写
输入（ GW ， BWE和BW
[3:0]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将
锁存，并写入到器件中。字节写操作是不允许的。
在字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制
DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BW
3
控制DQ
[31:24]
.
所有I / O都在一个字节写三态。由于这是一个
常见的I / O设备，异步OE输入信号必须
被撤消，并在I / O的必须是三态之前
演示数据DQ的
[31:0]
。为安全起见，该
数据线是三态一旦写周期被检测到，再
gardless OE的状态。
4
CY7C1345B
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和体重
[3:0]
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到RAM中
核心内容。呈现给DQ的信息
[31:0]
将被写入到
指定的地址位置。字节写操作是不允许的。中
字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BWS
3
控制DQ
[31:24]
。所有I / O都
三态时写被检测到，甚至一个字节写操作。自
这是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态之前
数据提交给DQ
[31:0]
。为安全起见，该
数据线是三态一旦写周期被检测到，再
gardless OE的状态。
表1.计数器实现对英特尔
奔腾/ 80486处理器的序列
第一次
地址
A
X + 1
, A
x
00
01
10
11
第二
地址
A
X + 1
, A
x
01
00
11
10
第三
地址
A
X + 1
, A
x
10
11
00
01
第四
地址
A
X + 1
, A
x
11
10
01
00
表2.计数器实现一个线性序列
第一次
地址
A
X + 1
, A
x
00
01
10
11
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ高
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。 AC-
正如事实时进入“睡眠”模式挂起并不是CON-
才是有效也不是操作完成瓜拉尼
开球。该设备必须在进入之前取消
“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC必须保持
,
处于非活动状态吨的持续时间
ZZREC
在ZZ输入后回报
低。留下ZZ无关默认设备进入一个应答
略去状态。
第二
地址
A
X + 1
, A
x
01
10
11
00
第三
地址
A
X + 1
, A
x
10
11
00
01
第四
地址
A
X + 1
, A
x
11
00
01
10
突发序列
该CY7C1345B提供一个片上2位的环绕突发
计数器的SRAM中。突发计数器由美联储
[1:0]
,
并且可以按照线性或交错猝发顺序。该
脉冲串顺序由MODE输入的状态来确定。一
低电平模式选择线性突发序列。一个高点
模式选择交错突发秩序。离开模式
未连接将导致器件默认为一个交织
爆序列。
5
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