CAV24C64
64 KB I
2
CMOS串行
EEPROM
描述
该CAV24C64是一个64 KB的CMOS串行EEPROM器件，
内部组织为每个8位8192字。
它具有一个32字节页写缓冲，支持标准
（ 100千赫）和快速（ 400 kHz）的我
2
C协议。
外部地址引脚使其能够处理多达八个
CAV24C64设备在同一总线上。
特点
http://onsemi.com
汽车温度级1级（-40° C至+ 125°C ）
支持标准和快速I
2
C协议
2.5 V至5.5 V电源电压范围
32字节页写缓冲
硬件写保护整个内存
CAV前缀为汽车和其他需要现场
和变更控制
施密特触发器和噪音抑制上我的过滤器
2
C总线输入
（ SCL和SDA ）
低功耗CMOS技术
百万编程/擦除周期
百年数据保留
SOIC ， TSSOP 8引脚封装
该器件是无铅，无卤素/无溴化阻燃剂，并符合RoHS
柔顺
V
CC
SOIC8
后缀W
CASE 751BD
TSSOP8
后缀
CASE 948AL
引脚配置
A
0
A
1
A
2
V
SS
SOIC （W）， TSSOP （Y）的
对于引脚1的位置，请咨询
相应的包图。
1
V
CC
WP
SCL
SDA
引脚功能
引脚名称
A
0
, A
1
, A
2
SDA
SCL
功能
器件地址输入
串行数据输入/输出
串行时钟输入
写保护输入
电源
地
SCL
CAV24C64
SDA
WP
V
CC
A
2
, A
1
, A
0
WP
V
SS
订购信息
V
SS
请参阅包装详细的订购和发货信息
尺寸部分本数据手册的第10页上。
图1.功能符号
半导体元件工业有限责任公司， 2011
2011年3月
第0版
1
出版订单号：
CAV24C64/D
CAV24C64
设备标志
(TSSOP8)
C64F
AYMXXX
G
C64F
A
Y
M
XXX
G
=具体设备守则
=大会地点
=生产年份（最后一位）
=生产月（ 1-9 ， O， N，D ）
=装配批号后三位
= Pb-Free包装
(SOIC8)
24C64F
AYMXXX
G
24C64F
A
Y
M
XXX
G
=具体设备守则
=大会地点
=生产年份（最后一位）
=生产月（ 1-9 ， O， N，D ）
=装配批号后三位
= Pb-Free包装
表1.绝对最大额定值
参数
储存温度
在相对于地面的任何引脚电压（注1 ）
评级
-65到+150
-0.5到+6.5
单位
°C
V
强调超过最大额定值可能会损坏设备。最大额定值的压力额定值只。上面的功能操作
推荐工作条件是不是暗示。长时间暴露在高于推荐的工作条件下，会影响
器件的可靠性。
1.在输入端的电压，任何引脚电压过冲不应超过
1
V超过20纳秒。引脚的电压过冲
0
, A
1
, A
2
而WP不应超过V
CC
+ 1 V超过20纳秒，而在我的电压
2
C总线管脚， SCL和SDA ，不应超过绝对
最大额定值，不论V
CC
.
表2.可靠性的特点
（注2 ）
符号
N
结束
（注3）
T
DR
耐力
数据保留
参数
民
1,000,000
100
单位
编程/擦除周期
岁月
2.这些参数，并初步设计或过程的变化影响，根据相应的AEC -Q100标准的参数进行测试后，
和JEDEC测试方法。
3.页面模式，V
CC
= 5 V ，25°C 。
表3.直流工作特性
(
V
CC
= 2.5 V至5.5 V ，T
A
=
40°C
至+ 125°C ，除非另有规定编）
符号
I
CCR
I
CCW
I
SB
I
L
V
IL
V
IH
V
OL
参数
读电流
写入电流
待机电流
I / O引脚漏
输入低电压
输入高电压
A
0
, A
1
, A
2
和WP
SCL和SDA
输出低电压
V
CC
> 2.5 V，I
OL
= 3毫安
测试条件
阅读中，f
SCL
= 400千赫
写，女
SCL
= 400千赫
所有的I / O引脚的GND或V
CC
在脚GND或V
CC
0.5
0.7× V
CC
0.7× V
CC
T
A
=
40°C
至+ 125°C
民
最大
1
2
5
2
0.3× V
CC
V
CC
+ 0.5
5.5
0.4
V
单位
mA
mA
mA
mA
V
V
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2
CAV24C64
表4.引脚的阻抗特性
(V
CC
= 2.5 V至5.5 V ，T
A
=
40°C
至+ 125°C ，除非另有规定编）
符号
C
IN
（注4 ）
C
IN
（注4 ）
I
WP
（注5 ）
参数
SDA I / O引脚电容
输入电容（其他引脚）
WP输入电流
条件
V
IN
= 0 V ，T
A
= 25°C
V
IN
= 0 V ，T
A
= 25°C
V
IN
＆ LT ; V
IH
, V
CC
= 5.5 V
V
IN
＆ LT ; V
IH
, V
CC
= 3.3 V
V
IN
＆ LT ; V
IH
, V
CC
= 2.5 V
V
IN
＆ GT ; V
IH
I
A
（注5 ）
地址输入电流
(A0, A1, A2)
产品F版
V
IN
＆ LT ; V
IH
, V
CC
= 5.5 V
V
IN
＆ LT ; V
IH
, V
CC
= 3.3 V
V
IN
＆ LT ; V
IH
, V
CC
= 2.5 V
V
IN
＆ GT ; V
IH
最大
8
6
130
120
80
2
50
35
25
2
mA
单位
pF
pF
mA
4.这些参数，并初步设计或过程的变化影响，根据相应的AEC -Q100标准的参数进行测试后，
和JEDEC测试方法。
5.如果没有驱动，在WP ， A0 ， A1和A2引脚拉低到GND内部。为了提高抗噪声能力，内部上拉下来比较
强;因此，在外部驱动器必须能够提供下拉试图驱动输入高电平时的电流。为了节省电能，
随着输入电平超过了CMOS输入缓冲器的跳闸点（ 0.5× V
CC
） ，强下拉恢复到一个微弱的电流源。
表5.交流特性
(V
CC
= 2.5 V至5.5 V ，T
A
=
40°C
至+ 125 ℃，除非另有说明。 ） （注6）
标准
符号
F
SCL
t
高清： STA
t
低
t
高
t
SU ： STA
t
高清： DAT
t
苏： DAT
t
R
t
F
（注6 ）
t
苏： STO
t
BUF
t
AA
t
DH
T
i
（注6 ）
t
苏： WP
t
高清： WP
t
WR
t
PU
（注7,8）
时钟频率
START条件保持时间
SCL时钟的低电平时间
高周期SCL时钟
启动条件建立时间
数据保持时间
数据建立时间
SDA和SCL上升时间
SDA和SCL下降时间
停止条件的建立时间
停止和启动之间的总线空闲时间
SCL低到数据输出有效
数据输出保持时间
脉冲噪音过滤在SCL和SDA输入
WP建立时间
WP保持时间
写周期时间
上电就绪模式
0
2.5
5
1
100
100
0
2.5
5
1
4
4.7
3.5
100
100
4
4.7
4
4.7
0
250
1000
300
0.6
1.3
0.9
参数
民
最大
100
0.6
1.3
0.6
0.6
0
100
300
300
民
快
最大
400
单位
千赫
ms
ms
ms
ms
ms
ns
ns
ns
ms
ms
ms
ns
ns
ms
ms
ms
ms
根据“AC测试条件”表6.测试条件。
7.测试和初步设计或过程的变化会影响这个参数后。
8. t
PU
是时间V之间的延迟
CC
稳定，设备已准备好接受命令。
表6.交流测试条件
输入电平
输入上升和下降时间
输入参考电平
输出参考电平
输出负载
0.2× V
CC
以0.8× V
CC
≤
50纳秒
0.3× V
CC
， 0.7× V
CC
0.5× V
CC
电流源：我
OL
= 3毫安;
L
= 100 pF的
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3
CAV24C64
上电复位（ POR ）
每个CAV24C64采用上电复位（ POR ）
电路，它保护内部逻辑对供电
在错误的状态。该装置将启动进入待机
经过模式v
CC
超过POR触发水平，并将
掉电进入复位模式时， V
CC
降到低于
POR触发电平。这种双向POR行为
防止“欠压”故障下一个设备
动力暂时消失。
引脚说明
SCL ：
串行时钟输入引脚接收的时钟信号
由主机产生。
SDA ：
串行数据I / O引脚接收输入数据并提供
输出数据。在发射模式下，该引脚为漏极开路。数据
获取上的正边沿，并且被输送的
SCL的下降沿。
A
0
, A
1
AND A
2
:
地址输入设置设备地址
必须通过相应的从机地址匹配
位。在地址输入硬连线高或低
允许多达8个器件中使用的（级联的）上
同一总线上。当悬空，这些引脚被拉低
在内部。
WP ：
当拉高，写保护输入引脚
禁止所有的写操作。当悬空，该引脚为
拉低内部。
功能说明
该CAV24C64支持内部集成电路（I
2
C)
总线协议。该协议依赖于使用法师
装置，它提供了时钟，并指示总线通信，并
该执行请求从器件。该CAV24C64
作为一个从器件。主机和从机可以
发送或接收，但只有主可以将这些角色。
2线我
2
C总线由两条线组成， SCL和SDA ，
连接至V
CC
通过上拉电阻供电。该
主提供时钟SCL线，要不就是
主或从设备驱动SDA线。 A' 0 '发送
通过让它保持在高位拉一条线LOW和“1” 。数据
传输可以启动只有当总线不忙（见
交流特性） 。在数据传输期间， SDA必须
保持稳定，而SCL为高电平。
START / STOP条件
I
2
C总线协议
SDA的过渡，而且SCL为高电平创建一个启动
或停止状态（图2 ） 。 START（开始）由一个
高到低的SDA过渡，而SCL为高电平。缺席
开始时，从不会响应法师。该
停止完成的所有命令，并且由一个低的，以
高SDA过渡，而SCL为高电平。
设备寻址
法师通过创建一个起始地址从机
条件，然后播放一个8位的从机地址。为
在CAV24C64 ，前四位的从机地址的设定
1010 （AH） ;接下来的三个位，A
2
, A
1
AND A
0
，必须匹配
的类似名称的输入引脚的逻辑状态。在R / W
位告诉从机主是否打算读（ 1 ）或
写（0）的数据（图3） 。
应答
9时
th
时钟周期的每个字节发送到
总线，发送器释放SDA线，使
接收器进行响应。接收机然后可以确认
（ ACK ），通过拉低SDA ，或不承认
（诺亚克）通过让SDA保持高电平（图4） 。总线时序
示于图5 。
SCL
SDA
开始
条件
停止
条件
图2.启动/停止计时
1
0
1
0
A
2
A
1
A
0
读/写
设备地址
图3.从地址位
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4
CAV24C64
总线释放延迟（发送器）
从SCL
主
数据输出
来自发射机
数据输出
来自接收机
开始
ACK DELAY （ ≤吨
AA
)
ACK SETUP （ ≥吨
苏： DAT
)
1
8
9
总线释放延迟（接收器）
图4.确认时间
t
F
t
低
SCL
t
SU ： STA
SDA IN
t
AA
SDA OUT
t
高清： STA
t
高
t
低
t
R
t
高清： DAT
t
苏： DAT
t
苏： STO
t
DH
t
BUF
图5.总线时序
写操作
字节写
应答查询
将数据写入内存，法师创建启动
上车后状况广播从站地址
与R / W位设置为“0” 。然后主机发送两个
地址字节和数据字节和结束会话
创建总线上的一个停止条件。从机响应
每一个字节主机发送（图6） ACK之后。该
停止启动内部写周期，并且，当这
操作过程中（T
WR
）时，SDA输出为三态
而从不会承认硕士（图7 ） 。
页写
一旦（而且只要）内部写在进步，
从机将不承认的硕士学位。通过此功能，
法师马上跟进一个新的读或
写请求，而不是等待的最大特定网络版
发表时间（t
WR
）结束。在接收到的Noack
从从机响应，法师只是重复了
请求直到从回应ACK 。
硬件写保护
字节写操作可以被扩展到页写，
通过发送多个数据字节到从站前
发出停止条件（图8） 。多达32个不同的数据
字节可以被加载到内部页写缓冲
开始由主提供的地址。页面
地址被锁存，并且只要主持续发送
数据，内部字节地址递增到端
的页面上，在那里它再绕回（内页）。新
因此，数据可以取代早期加载的数据。继
STOP ，页写会话过程中加载数据将
写入到存储器中的单个内部写周期（叔
WR
).
随着高举WP引脚，整个内存
防止写操作。如果WP引脚保持
浮动或接地，其对写入没有影响
操作。 WP引脚的状态被选通的最后一个
SCL立即前1下降沿
st
数据字节
（图9） 。如果WP引脚是频闪期间HIGH ，
从机不会应答数据字节和写
请求将被拒绝。
交货状态
该CAV24C64在出厂删除，也就是说，所有的字节是FFH 。
http://onsemi.com
5
QQ：2880707522 复制
