CY7C1333
64Kx32流流通SRAM与NOBL 架构
特点
引脚兼容，功能上等同于ZBT
设备MT55L64L32F
支持66 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
64K ×32个通用I / O架构
单3.3V电源
快速时钟到输出时间
- 12.0纳秒（ 66 - MHz器件）
- 14.0纳秒（ 50 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
JEDEC标准的100引脚TQFP封装
连拍能力直线或交错突发订单
低（ 16.5 mW）的备用电源
功能说明
该CY7C1333是3.3V ， 64K 32同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1333配备的
先进的无总线延迟 （ NOBL ），恩所需的逻辑
数据传输是可以连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
数据吞吐量通过SRAM中，特别是在系
需要频繁写入，读取转换TEMS 。该
CY7C1333引脚/功能兼容ZBT SRAM
MT55L64L32F.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，其中，无效时，可持
不会挂起操作和扩展了先前的时钟周期。马克西 -
从时钟的上升妈妈接入时延为12.0纳秒（ 66 MHz的
装置） 。
写操作是由四个字节写选择控制
（ BWS
[0:3]
）和写使能（ WE）输入。所有的写操作CON-
管道具有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
CLK
D
CE数据输入REG 。
Q
32
ADV / LD
A
[15:0]
CEN
CE
1
CE
2
CE
3
WE
BWS
[3:0]
模式
32
16
控制
和WRITE
逻辑
16
64KX32
内存
ARRAY
32
32
DQ
[31:0]
OE
选购指南
7C1333-66
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
广告
广告
12.0
310
5.0
7C1333-50
14.0
260
5.0
无总线延迟和NOBL是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
1999年8月4日
CY7C1333
引脚德网络nitions
引脚数
4944,
81–82, 99,
100, 32–37
96–93
名字
A
[15:0]
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
描述
用于选择的65,536地址位置中的一个地址输入。采样的
上升CLK的边缘。
字节写选择输入，低电平有效。合格与我们进行写入
SRAM 。采样在CLK的上升沿。 BWS
0
控制DQ
[7:0]
， BWS
1
控制
DQ
[15:8]
， BWS
2
控制DQ
[23:16]
， BWS
0
控制DQ
[31:24]
.
写使能输入，低电平有效。采样在CLK的上升沿，如果CEN是活性
低。此信号必须置为低电平启动写序列。
前进/负载输入用于推进芯片地址计数器或装入新
地址。当高（和CEN为低电平）内部突发计数器
先进的。时为低，一个新的地址可以被装载到该装置用于接入。
被取消后， ADV / LD应以加载新的驱动为低电平
地址。
时钟输入。用于捕获所有的同步输入到设备中。 CLK是合格的
与CEN 。如果CEN为低电平有效CLK时，才能识别。
芯片使能1输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
2
和CE
3
选择/取消选择该设备。
芯片使能2输入，高电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。在使用
与CE联
1
和CE
2
选择/取消选择该设备。
输出使能，低电平有效。再加上内部的同步逻辑块
装置来控制的I / O引脚的方向。当低时，I / O引脚，允许
表现为输出。当拉高高， I / O引脚三态，并采取行动
作为输入数据引脚。写序列的数据部分期间OE被屏蔽，
在从取消选定状态时出现的第一时钟，当该设备有
被取消。
时钟使能输入，低电平有效。当置为低电平的时钟信号recog-
由SRAM认列。当无效高电平的时钟信号被屏蔽。自
的解除岑不会取消选择该设备，岑可用于延长
需要时，前一循环。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它
由CLK的上升沿触发。为输出，他们提供包含数据
在由A所指定的存储器位置
[15:0]
期间的前一个时钟的上升
读周期。销的方向由OE和内部控制的控制
逻辑。当OE为低电平时，引脚可以表现为输出。当高，
DQ
[31:0]
被放置在一个三态条件。输出是自动
写序列的数据部分中的三表示，在第一个时钟时，
刚刚脱离取消选中状态，当设备被取消，不管
对OE的状态。
模式输入。选择设备的脉冲串顺序。接高电平选择交错
爆秩序。拉至低电平选择线性突发顺序。模式应该不会改变
操作过程中的状态。当悬空模式将默认为高电平，以交错
爆秩序。
电源输入到该装置的核心。应连接到3.3V电源
供应量。
地面的装置的核心。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
地面的I / O电路。应连接到该系统的地面。
BWS
[3:0]
88
85
WE
ADV / LD
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
87
CEN
输入 -
同步
29-28,25-22 ， DQ
[31:0]
19–18,13–12,
9–6, 3–2,
79–78,75–72,
69–68,63–62
59–56,53–52
I / O-
同步
31
模式
输入
表带针
15, 16, 41, 65,
91
17, 40, 67, 90
4, 11, 20, 27,
54, 61, 70, 77
5, 10, 14, 21,
26, 55, 60, 66,
71, 76
64
V
DD
V
SS
V
DDQ
V
SSQ
电源
地
I / O电源
供应
I / O接地
NC
-
无连接。保留的驱动强度控制输入。
3
CY7C1333
引脚德网络nitions
（续）
引脚数
50, 83, 84
1, 30, 51, 80
名字
NC
NC
I / O
-
-
-
描述
未连接。保留的地址输入的深度扩展。销50 ，83，和
84将分别用于128K ， 256K ， 512K和深度。
未连接。保留对X36设备的校验I / O信号。这些输入是不
连接到该设备。
不使用的引脚。这些引脚应悬空或连接到V
SS
.
输入信号。在MODE低输入选择线爆裂
模式中，一个高电平选择一个交错突发序列。两
爆柜用A
0
AND A
1
在突发序列，并将
环绕式充分递增时。在高输入
ADV /劳工处会增加内部突发计数器不管
芯片的状态下使能输入和WE 。 WE被锁在
开始一阵周期。因此，访问类型（读
或写）保持在整个突发序列。
单写访问
当满足下列条件都写访问权限启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
是全部置为有效，和（3）的写信号WE
为低电平。呈现给地址
0
–A
15
加载
到地址寄存器。写信号被锁存到
控制逻辑块。数据线是自动
三态不管OE输入信号的状态。这
允许外部逻辑呈现DQ上的数据
0
-DQ
31
.
在下一个时钟上升呈现给DQ的数据
0
-DQ
31
输入
（或字节写操作的一个子集，看到写周期Descrip-
灰表的详细信息）被锁存到设备和写入是
完整的。额外的访问（读/写/取消）即可
启动了这个周期。
在写操作期间写入的数据由控制
BWS
[3:0]
信号。该CY7C1333提供字节写capabil-
这是在写周期说明表中描述性。 AS-i
serting写使能输入（ WE）与选定的字节
写选择（ BWS
[3:0]
）输入将有选择地写只
所需的字节数。字节写操作字节期间未选择
将保持不变。一个同步自定时写机器人 -
NISM已经提供简化的写操作。字节
写能力已被列入以大大简化
读/修改/写序列，其可以减少到SIM-
PLE字节写操作。
由于CY7C1333是一种常见的I / O设备，数据应
不被驱动到装置，而输出是活动的。该
输出使能（ OE ）前present-可以拉高高
荷兰国际集团数据到DQ
0
-DQ
31
输入。这样做将三态
输出驱动器。为安全起见， DQ
0
-DQ
31
是自动
在写入周期中的数据部分期间matically三态，
不管OE的状态。
突发写入访问
该CY7C1333具有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
四个写入操作，而不会重新确立的地址输入。
ADV / LD必须驱动为低电平以加载初始AD-
礼服，如单次写入访问描述部分
以上。当ADV / LD驱动为高电平在随后的时钟
上升，芯片使能（ CE
1
，CE
2
和CE
3
）和WE输入是
忽略，并且该数据串计数器递增。正确的
BWS
[3:0]
输入必须在突发写入的每个循环中被驱动
为了写入数据的正确字节。
38 ， 39 ， 42 ， 43 DNU
介绍
功能概述
该CY7C1333是一个同步流程，通过突发SRAM
专门设计的过程中，消除等待状态
写 - 读过渡。所有同步输入通过
输入寄存器的时钟的上升沿来控制。该
时钟信号是合格的时钟使能输入信号
（ CEN ） 。如果CEN为高电平时，时钟信号不被识别和
所有的内部状态被保持。所有的同步操作
有资格与CEN 。来自时钟最大接入延迟
上升（T
CDV
）为12.0纳秒（ 66 - MHz器件） 。
访问可通过发出三个芯片使启动
（ CE
1
，CE
2
，CE
3
）活性在时钟的上升沿。如果时钟
启用（ CEN ）为低电平有效， ADV / LD为低电平时，
提供给该装置的地址将被锁存。访问
可以是一个读或写操作时，根据不同的台站
写的土族使能（ WE） 。 BWS
[3:0]
可用于进行
字节写操作。
写操作是通过写使能（ WE）资格。所有
写操作被简化片上同步自定时写
电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）简化了深度扩展。
ADV / LD应驱动至低电平，一旦设备已经DE-
为了装载新的地址为下一个操作所选择。
单一的读访问
当满足下列条件的读取访问启动
满意在时钟的上升： （ 1 ） CEN为低电平， （ 2 ） CE
1
，CE
2
,
和CE
3
所有的断言活跃， （ 3 ）写使能输入
信号WE为无效高电平，并且4） ADV / LD被断言
低。出现在地址输入地址（A
0
–A
15
)
被锁存到地址寄存器，并提交给
存储器核心和控制逻辑。所述控制逻辑确定
该读访问过程中，允许所请求的
数据传播到输出缓冲器。数据是可用的
在12.0纳秒（ 66 - MHz器件）提供OE是低电平有效。
读出的第一时钟之后获得的输出缓冲器
通过OE和内部控制逻辑控制。 OE必须
为了使设备逐出所需的驱动为低
数据。在随后的时钟，另一个操作
（读/写/取消）可以启动。当SRAM DE-是
在时钟的上升通过芯片中的一种使能信号，其
输出将被立即三态。
突发读访问
该CY7C1333具有一个片上的突发计数器，其允许
用户提供一个单一的地址，并进行到能力
4读取无重新确立的地址输入。 ADV / LD
必须被驱动为低，以装入新的地址进
SRAM中，如上面所述的单读访问部分中描述。
该数据串计数器的顺序由模式决定的
4
CY7C1333
.
周期说明真值表
[1, 2, 3, 4, 5, 6]
手术
取消
暂停
开始阅读
开始写
突发读
手术
地址
二手
外
-
外
外
国内
CE
1
X
0
0
X
CEN
0
1
0
0
0
ADV /
LD
L
X
0
0
1
WE
X
X
1
0
X
BWS
x
X
X
X
有效
X
CLK
L-H
L-H
L-H
L-H
L-H
评论
I / O的三态
时钟被忽略，所有操作可持
挂起
地址锁存
地址锁存，数据呈现
有一个有效时钟后
突发读操作。上一页AC-
塞斯是一个读操作。 AD-
连衣裙在内部递增
与模式的状态相结合。
突发写操作。上一页AC-
塞斯是一个写操作。 AD-
连衣裙在内部递增
与模式的状态相结合。
字节写入由下式确定
BWS
[3:0]
突发写
手术
国内
X
0
1
X
有效
L-H
交错突发序列
第一次
地址
AX + 1 ，斧
00
01
10
11
第二
地址
AX + 1 ，斧
01
00
11
10
第三
地址
AX + 1 ，斧
10
11
00
01
第四
地址
AX + 1 ，斧
11
10
01
00
线性突发序列
第一次
地址
AX + 1 ，斧
00
01
10
11
第二
地址
AX + 1 ，斧
01
10
11
00
第三
地址
AX + 1 ，斧
10
11
00
01
第四
地址
AX + 1 ，斧
11
00
01
10
注意事项：
1， X = “无所谓” ， 1 =逻辑高电平， 0 =逻辑低电平，CE代表所有的芯片使能有效。 BWS
x
= 0表示的至少一个字节写选有效，
BWS
x
=有效意味着所需的字节写选择都有效，请参见写周期说明表的详细信息。
2.写由WE和BWS定义
[3:0]
。见写周期说明表的详细信息。
3. DQ管脚由当前周期和所述参考信号的控制。
4. CEN = 1插入等待状态。
5.设备将开机了取消和I / O的一个三态条件下，无论OE 。
6.假设OE低。
5
QQ：2880707522 复制
