初步
CY7C1303BV18
CY7C1306BV18
18兆位突发的2流水线SRAM与
QDR 架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
- 2.5 ns的时钟至有效访问时间
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据频率为333 MHz转） @ 167 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
1.8V核心， HSTL输入和输出电源
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11×15矩阵）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
- JTAG接口
可变阻抗HSTL
功能说明
该CY7C1303BV18和CY7C1306BV18是1.8V
配备了QDR 架构设计师用手工同步SRAM的流水线
tecture 。 QDR体系结构由两个单独的端口，以
存取存储器阵列。读端口有专用的数据
输出来支持读操作，写端口有
专用的数据输入来支持写操作。访问
每个端口都通过一个共同的地址总线来实现的。
读地址被锁存在K时钟的上升沿
和写地址被锁存K时钟的上升沿。
QDR具有单独的数据输入和数据输出，完全
不再需要“掉头”所需的数据总线
常见的I / O设备。接入到CY7C1303BV18 /
CY7C1306BV18读写端口是完全
相互独立的。所有的访问都引发
同步地在正向输入时钟的上升沿
（K）。为了最大限度地提高数据吞吐量，同时读取和
写端口都配备了双数据速率（ DDR ）接口
面对。因此，数据可以被转移到在装置
两个输入时钟的每个上升沿（ K和K）和出
关于（C和C或K的输出时钟的每个上升沿设备
和K在单时钟模式下），从而最大限度地发挥
曼斯同时简化系统设计。每个地址位置
通过两个18位字（ CY7C1303BV18 ）或两个相关联的
36位字（ CY7C1306BV18 ），其依次响起或
从设备中。
深度扩展是通过一端口选择输入
每个端口。每个端口选择允许每个端口进行操作
独立。 38-05626
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
寄存器的C或C输入时钟的控制。写的
带有片上同步自定时写电路进行。
CON连接gurations
CY7C1303BV18 - 1M ×18
CY7C1306BV18 - 512K ×36
赛普拉斯半导体公司
文件编号： 38-05626牧师**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年7月29日
初步
引脚配置 - CY7C1303BV18 （顶视图）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
TDO
2
Gnd/144M
Q9
NC
D11
NC
Q12
D13
VREF
NC
NC
Q15
NC
D17
NC
TCK
3
NC/36M
D9
D10
Q10
Q11
D12
Q13
VDDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
1
NC
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
NC
BWS
0
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
RPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
CY7C1303BV18
CY7C1306BV18
9
A
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
Gnd/72M
NC
Q7
NC
D6
NC
NC
VREF
Q4
D3
NC
Q1
NC
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
引脚配置， CY7C1306BV18 （顶视图）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
Q27
D27
D28
Q29
Q30
D30
NC
D31
Q32
Q33
D33
D34
Q35
TDO
2
Q18
Q28
D20
D29
Q21
D22
VREF
Q31
D32
Q24
Q34
D26
D35
TCK
3
D18
D19
Q19
Q20
D21
Q22
VDDQ
D23
Q23
D24
D25
Q25
Q26
A
4
WPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
2
BWS
3
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
BWS
1
BWS
0
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
RPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
9
NC/36M
D17
D16
Q16
Q15
D14
Q13
VDDQ
D12
Q12
D11
D10
Q10
Q9
A
10
Gnd/144M
Q17
Q7
D15
D6
Q14
D13
VREF
Q4
D3
Q11
Q1
D9
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
GND / 288M NC / 72M
文件编号： 38-05626牧师**
第19 3
初步
引脚德网络nitions
名字
D
[x:0]
I / O
输入 -
同步
描述
CY7C1303BV18
CY7C1306BV18
数据输入信号，有效的写操作过程中采样的K和K时钟的上升沿
操作。
CY7C1303BV18 - D
[17:0]
CY7C1306BV18 - D
[35:0]
写端口选择，低电平有效。
采样在K时钟的上升沿。当
置为有效，则启动写操作。拉高将取消写端口。
取消写端口会引起
[x:0]
被忽略。
字节写选择0 ， 1 ， 2 ， 3 - 低电平有效。
采样在K的上升沿和
在写操作中K时钟。用于选择哪个字节被写入到器件
中的写操作的当前部分。
CY7C1303BV18 - BWS
0
控件D
[8:0]
和BWS
1
控件D
[17:9].
CY7C1306BV18 - BWS
0
控件D
[8:0]
， BWS
1
控件D
[17:9]
， BWS
2
控件D
[26:18]
和BWS
3
控件D
[35:27]
不写入的字节保持不变。取消一个字节写选择会导致，对应
数据应的字节被忽略，并且不写入到器件中。
地址输入。
在有源读操作采样K个时钟的上升沿
tions和日K的写操作的上升沿。这些地址输入多
路开关连接的读取和写入操作。在内部，该设备被组织为1米x
18 （每512K ×18 2数组） CY7C1303BV18和512K ×36 （ 2每个阵列
256K ×36 ），用于CY7C1306BV18 。因此，只有19个地址输入需要访问
CY7C1303BV18的整个存储器阵列和18个地址输入为CY7C1306BV18 。
当相应的端口被取消，这些输入将被忽略。
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。
有效数据被赶出在了C和C时钟的上升沿时读
操作或K和K在单时钟模式下。当读取端口被取消，
Q
[x:0]
自动三态。
CY7C1303BV18 - Q
[17:0]
CY7C1306BV18 - Q
[35:0]
读端口选择，低电平有效。
采样的正向输入时钟（K ）的上升沿。
当激活时，将启动一个读操作。取消断言将导致读端口是
取消选择。如果取消，待定的访问被允许完成和输出
驱动程序会自动三态下在K时钟的下一个上升沿。每
读访问由一阵两个连续的18位或36位的转移。
正输出时钟输入。
C被结合使用C至时钟输出的读数据
从设备。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的不同的飞行时间
电路板上器件CACK到控制器。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[x:0]
在单时钟模式下。所有的访问
关于K的上升沿被启动
负输入时钟输入。
K被用于捕获同步输入到该设备，并
开车出的数据通过Q
[x:0]
在单时钟模式下。
输出阻抗匹配输入。
此输入用于调整器件输出到
系统数据总线的阻抗。 Q
[x:0]
输出阻抗为0.2× RQ 。其中，RQ是
电阻ZQ与接地之间。另外，该引脚可以连接
直接到V
DD
，这使得最小阻抗模式。该引脚不能
直接连接到GND或悬空。
TDO引脚用于JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
地址扩展为36M 。
该管脚没有连接到所述模等可连接至
上CY7C1303BV18 / CY7C1306BV18任何电压电平。
WPS
输入 -
同步
输入 -
同步
BWS
0
， BWS
1
,
BWS
2
， BWS
3
A
输入 -
同步
Q
[x:0]
输出 -
同步
RPS
输入 -
同步
C
输入时钟
C
输入时钟
K
输入时钟
K
ZQ
输入时钟
输入
TDO
TCK
TDI
TMS
NC/36M
产量
输入
输入
输入
不适用
文件编号： 38-05626牧师**
第19 4
初步
引脚德网络nitions
（续）
名字
GND/72M
NC/72M
GND/144M
GND/288M
NC
V
REF
V
DD
V
SS
V
DDQ
I / O
输入
不适用
输入
输入
不适用
输入 -
参考
电源
地
电源
描述
CY7C1303BV18
CY7C1306BV18
地址扩展为72M 。
该引脚必须连接到GND上CY7C1303BV18 。
地址扩展为72M 。
该引脚可连接到任何电压等级
CY7C1306BV18.
地址扩展为144M 。
该引脚必须连接到GND上
CY7C1303BV18/CY7C1306BV18.
地址扩展为288M 。
该引脚必须连接到GND上CY7C1306BV18 。
没有连接到所述模具中。
可连接到任何电压电平。
参考电压输入。
静态输入用于设置HSTL输入的参考电平
和输出以及AC测量点。
电源输入到该装置的核心。
地面的装置。
电源输入，用于该装置的输出。
读操作
该CY7C1303BV18内部组织为两个数组
512K X 18的访问都是突发的两个已完成
连续的18位数据字。读出操作是通过启动
主张RPS活跃的正输入端的上升沿
时钟（ K） 。的地址被锁存，在K的上升沿
时钟。下面接下来的K时钟上升沿对应的低
数据的第18位字写入到Q
[17:0]
使用C作为
输出时序参考。上的后续的上升沿
C中的高位数据字被写入到Q
[17:0]
。该
请求的数据将是有效的2.5纳秒从的上升沿
输出时钟（ C和C ， K和K在单时钟模式下，
167 -MHz的设备）。
内部同步电路会自动三态
以下的正输出的下一个上升沿的输出
时钟（C） 。这将允许之间的无缝衔接
无需等待状态的深度插入的设备
扩充内存。
写操作
写操作是通过断言WPS活跃在启动
正向输入时钟（ K）的上升沿。在相同的K时钟
呈现上升到D的数据
[17:0]
被锁存并存储到
低18位的写入数据寄存器提供BWS
[1:0]
都
持有效的。在负的后续的上升沿
输入时钟（K）时，地址锁存和信息
提交到D
[17:0]
被存储在写数据寄存器
提供BWS
[1:0]
都置为有效。的36位数据
然后，在指定的写入到存储器阵列
位置。
取消选中时，写端口会忽略后，所有输入
挂起的写操作已经完成。
写字节操作
字节写操作都是由CY7C1303BV18支持。
如在写说明开始写操作
上面的操作部分。要写入的字节是阻止 -
通过BWS开采
0
和BWS
1
被采样与每个集
的18位数据字。主张相应的字节写
写入的数据部分中选择输入将允许数据
呈现给被锁存并写入到器件。
数据部分中拉高字节写选择输入
一个写允许的存储在设备中该字节中的数据
向保持不变。此功能可用于简化
介绍
功能概述
该CY7C1303BV18 / CY7C1306BV18是同步的
配备有一个读端口和一个流水线突发SRAM的
写端口。读端口专用于读操作，
写端口是专门用于写操作。数据流入
通过写入端口并通过读取SRAM的
端口。这些设备复用的地址输入端，以
最大限度地减少所需的地址管脚的数目。通过让
独立的读写端口，这种架构完全
无需“掉头”的数据总线，并且避免
任何可能的数据争用，从而简化系统
设计。 38-05626Each访问由两个18位数据
转让在CY7C1303BV18的情况下，和两个36位数据
转移在CY7C1306BV18的情况下，在一个时钟周期。
访问两个端口上的上升沿启动
正输入时钟（K） 。所有的同步输入时序为参考
从输入时钟（K和K）的上升沿的转制和
所有输出时序参考的输出时钟上升沿
（ C和C ， K和K在单时钟模式） 。
所有同步数据输入（D
[x:0]
）通过输入
由输入时钟的上升沿控制寄存器（K
和K） 。所有同步数据输出（Q
[x:0]
）通过
由输出的上升沿控制的输出寄存器
时钟（ C和C ， K和K在单时钟模式下） 。
所有的同步控制（ RPS ， WPS ， BWS
[x:0]
）输入通
通过输入的上升沿控制输入寄存器
时钟（K和K） 。
以下的说明中采取CY7C1303BV18作为
例子。相同的基本描述适用于
CY7C1306BV18.
文件编号： 38-05626牧师**
第19 5
QQ：2880707522 复制
