CY7C1302V25
9 MB流水线SRAM与QDR 架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
- 2.5 ns的时钟到有效的访问时间
双字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据频率为333 MHz转） @ 167 MHz的
两个输入时钟（K和K ）
[1]
用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
与HSTL输入和输出的2.5V内核电源
[1]
13 × 15毫米 - 1.0毫米间距FBGA封装， 165球
（ 11 × 15矩阵）
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V - 1.9V ）
- JTAG接口
可变阻抗HSTL
功能说明
该CY7C1302V25是2.5V同步SRAM流水线
与QDR 架构。 QDR架构包含两个
单独的端口，以存取存储器阵列。读端口都有
专用的数据输出来支持读操作，
写端口则有专用的数据输入来支持写操作
系统蒸发散。访问每个端口通过一个共同完成
地址总线。读地址被锁存的上升沿
在K的
[1]
时钟和写地址被锁存的上升
的K边
[1]
时钟。 QDR具有单独的数据输入和数据
输出完全消除需要“掉头”的
所需的数据总线与通用I / O设备。接入到
CY7C1302V25读写端口是完全
相互独立的。所有的访问都引发
同步地在正向输入时钟的上升沿
(K)
[1]
。为了最大限度地提高数据吞吐量，同时读取和
写端口都配备了DDR接口。因此，数据
可以被转移到装置上两者的每个上升沿
输入时钟（K和K ）
[1]
进出设备的每个上升沿
输出时钟（C和C ）的边缘，从而最大限度地发挥
曼斯同时简化系统设计。
深度扩展完成与端口选择输入，
每个端口。这使得端口独立运作。
所有同步输入通过输入寄存器控制
由输入时钟（ K和K）
[1]
。所有数据输出通过
输出寄存器的输出时钟（ C或C ）控制。写
出现带有片上同步自定时写电路。
逻辑框图
D
[17:0]
18
写
数据寄存器
写添加。解码
写
数据寄存器
阅读添加。解码
A
l17:0]
18
K
[1]
K
[1]
地址
注册
地址
注册
18
A
[17:0]
256Kx18
内存
ARRAY
256Kx18
内存
ARRAY
CLK
将军
控制
逻辑
RPS
C
C
读取数据寄存器。
36
VREF
WPS
BWS
0
BWS
1
控制
逻辑
18
注册。
18
注册。
18
注册。 18
18
Q
[17:0]
注意：
1， K和K输入要求V
IH
得大于V
REF
+ 0.5V和V
IL
到低于V
REF
- 0.5V 。这是JEDEC标准HSTL I / O的一个子集。
赛普拉斯半导体公司
文件编号： 38-05260牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2002年11月12日
CY7C1302V25
选购指南
7C1302V25-167
最大工作频率（MHz ）
最大工作电流（mA ）
167
550
7C1302V25-133
133
450
7C1302V25-100
100
330
引脚配置
CY7C1302V25
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
TDO
2
GND /
144M
Q9
NC
D11
NC
Q12
D13
VREF
NC
NC
Q15
NC
D17
NC
TCK
3
NC / 36M
D9
D10
Q10
Q11
D12
Q13
VDDQ
D14
Q14
D15
D16
Q16
Q17
A
4
WPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
5
BWS
1
NC
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
6
K
K
A
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
C
C
7
NC
BWS
0
A
VSS
VSS
VDD
VDD
VDD
VDD
VDD
VSS
VSS
A
A
A
8
RPS
A
VSS
VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSS
VSS
A
A
9
NC / 18M
NC
NC
NC
NC
NC
NC
VDDQ
NC
NC
NC
NC
NC
NC
A
10
GND /
72M
NC
Q7
NC
D6
NC
NC
VREF
Q4
D3
NC
Q1
NC
D0
TMS
11
NC
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
引脚德网络nitions
名字
D
[17:0]
WPS
I / O
输入 -
同步
输入 -
同步
输入 -
同步
描述
数据输入信号，采样K和K的上升沿
[1]
在有效时钟
写操作。
写端口选择，低电平有效。
采样在K的上升沿
[1]
时钟。当
置为有效，则启动写操作。拉高将取消写端口。
取消写端口会引起
[17:0]
被忽略。
字节写选择0和1 ，低电平有效。
采样到K和K的上升沿
[1]
在写操作期间的时钟。用于选择哪个字节中写入到器件
的写操作的当前部分。不写入的字节保持不变。 BWS
0
控件D
[8:0]
而BWS
1
控件D
[17:9].
BWS
0
和BWS
1
被采样的相同
缘为D
[17:0]
。取消选择一个字节写选择会导致相应的字节
数据被忽略，并且不写入到器件中。
地址输入。
采样的同时在K和K的上升沿
[1]
在主动时钟
读取和写入操作。这些地址输入复用于读取和
写操作。读地址被锁存的正输入端的上升沿
时钟（ K）
[1]
和写地址锁存的负输入端的上升沿
时钟（ K）
[1]
。在内部，该设备被组织256K × 36。因此，只有18个地址
需要输入访问整个存储器阵列。这些输入被忽略时，
相应的端口被取消。因此，在正输入端的上升沿
时钟（ K）
[1]
如果读端口被取消，这些输入将被忽略。这些输入
忽略在负输入时钟的上升沿（K）的
[1]
当写入端口
取消选择。
BWS
0
， BWS
1
A
[17:0]
输入 -
同步
文件编号： 38-05260牧师* B
第19 2
CY7C1302V25
引脚德网络nitions
（续）
名字
Q
[17:0]
I / O
输出 -
同步
输入 -
同步
描述
数据的输出信号。
在读操作期间，这些引脚输出所请求的数据。
有效数据被赶出在了C和C时钟的上升沿时读
操作。当读取端口被取消，Q
[17:0]
自动三态。
读端口选择，低电平有效。
采样正输入时钟的上升沿（K）的
[1]
.
当激活时，将启动一个读操作。取消断言将导致读端口是
取消选择。如果取消，待定的访问被允许完成和输出
驱动程序会自动三态下了C时钟的下一个上升沿。该
CY7C1302V25内部组织为256K × 36，每读访问由一个
突发的两个连续的18位传送。
正输出时钟输入。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
负输出时钟输入。
C被结合使用C至时钟输出读
从设备中的数据。 C和C可以一起使用，以校正倾斜的不同的飞行时间
在板回控制器设备。详情参见应用实例。
正向输入时钟输入。
的K上升沿用于捕获同步输入
该设备并赶过Q数据
[17:0]
在单时钟模式下。所有
访问是对K的上升沿启动
[1]
负输入时钟输入。
K被用于捕获同步的输入被提交
该设备并赶过Q数据
[17:0]
在单时钟模式下。
[1]
输出阻抗匹配输入。
此输入用于调整器件输出到
该系统数据总线的阻抗。 Q
[17:0]
输出阻抗被设定为0.2× RQ。其中
RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DD
，这使得最小阻抗模式。该引脚
不能直接连接到GND或悬空。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
地址扩展为18M 。
此不连接到模具上。
地址扩展为36M 。
此不连接到模具上。
地址扩展为72M 。
这应该是绑低的CY7C1302V25 。
地址扩展为144M 。
这应该是绑低的CY7C1302V25 。
未连接引脚。
这些未连接到模具上。
输入 -
参考
电源
地
电源
参考电压输入。
静态输入用于设置HSTL输入的参考电平
和输出以及A / C测量点。
电源输入到该装置的核心。
应连接到2.5V电源
供应量。
地面的装置。
应连接到该系统的地面。
电源输入，用于该装置的输出。
应连接到1.5V
电源。
最大限度地减少所需的地址管脚的数目。该
CY7C1302V25锁定在上升沿读取地址
正输入时钟（K）的
[1]
并锁存写地址
在负输入时钟的上升沿（K）的
[1]
。通过让
独立的读写端口，完全CY7C1302V25
无需“掉头”的数据总线，并且避免
任何可能的数据争用，从而简化系统
设计。
RPS
C
输入 -
时钟
输入 -
时钟
输入 -
时钟
输入 -
时钟
输入
C
K
K
ZQ
TDO
TCK
TDI
TMS
NC/18M
NC/36M
GND/72M
GND/144M
NC
V
REF
V
DD
V
SS
V
DDQ
产量
输入
输入
输入
输入
输入
输入
输入
介绍
功能概述
该CY7C1302V25是同步流水线突发SRAM
配备有一个读端口和一个写端口。在读
端口专用于读操作，写端口是
专用于写操作。数据流入的SRAM
通过写入端口和通过所述读端口。该
CY7C1302V25多路复用的地址输入，以
文件编号： 38-05260牧师* B
第19 3
CY7C1302V25
存取两个端口由正输入时钟启动
(K)
[1]
。所有的同步输入定时是从参考
上升的输入时钟边沿（ K和K）
[1]
和所有输出时序
被引用到输出时钟（C和C ）或（ K和K）
[1]
在单时钟模式下。
所有同步数据输入（D
[17:0]
）输入通过输入
由输入时钟控制寄存器（ K和K ）
[1]
。所有
同步数据输出（Q
[17:0]
）输出通过
由输出的上升沿控制的输出寄存器
时钟（ C和C ）
所有的同步控制（ RPS ， WPS ， BWS
0
， BWS
1
）输入
穿过由上升沿控制的输入寄存器
输入时钟（ K和K ）
[1]
.
读操作
读操作是由RPS断言活跃在启动
正输入时钟的上升沿（ K）
[1]
。地址
呈现给
[17:0]
被存储在读取地址寄存器中。
因为CY7C1302V25是一个36位的存储器，它将访问
两个18位数据字，每个读操作。继
下面k
[1]
时钟上升的数据是可用的，以被锁定了的
装置中，由C的时钟触发。在下面的C时钟上升
数据的相应的较低序位字被驱动到
Q
[17:0]
。对C中的更高阶的后续的上升沿
数据字被写入到Q
[17:0]
。所请求的数据将被
从输出时钟的上升沿有效2.5纳秒（ C或C ，
167 -MHz的设备）。与单独的输入和输出端口
与内部逻辑确定何时该装置应
驱动数据总线时， QDR架构消除了
需要的输出使能输入来控制的状态
输出驱动器。
读访问可以的每个上升沿启动
正向输入时钟（ K）
[1]
。这样做将管道中的数据流
使得数据被转移出器件在每个上升
的输出时钟（C和C）的边缘。该CY7C1302V25会
提供最新的数据作为地址的位置感
访问。这包括转发数据时，读取和
写事务到相同的地址位置被启动
在同一个时钟的上升。
当读取端口被选中，则CY7C1302V25会先
完成挂起的读事务。内部同步
电路会自动三个状态下的输出
的正输出时钟（ C）下一个上升沿。这将
允许设备之间的无缝转换，而不
插入等待状态。
该CY7C1302V25配备内部逻辑
同步地控制所述输出驱动器的状态。该
设备内部逻辑确定输出驱动器时
需要是有效或无效。这种先进的逻辑消除
需要一个异步输出使能（ OE）的自
设备将自动开启/关闭输出驱动器
在适当的周期。该CY7C1302V25将automati-
美云电在取消选择状态，输出在三
状态条件。
写操作
写操作是通过断言WPS活跃在启动
正输入时钟的上升沿（ K）
[1]
。在相同的
时钟的上升（ K）
[1]
向D中的数据
[17:0]
被存储到
低18位的写入数据寄存器提供BWS
[1:0]
都
持有效的。就在随后的上升沿
负输入时钟（ K）
[1]
，信息呈现给
[17:0]
被锁存，并存储在写入地址寄存器和
向三维信息
[17:0]
也存储到上
18位的写入数据寄存器提供BWS
[1:0]
都
持有效的。的36位数据被写入到
在指定的位置的存储器阵列。
写访问可以的每个上升沿启动
正时钟。这样做将管道中的数据流，使得18
数据的比特可以被转移到装置上的每个上升
的输入时钟边沿（K和K）的
[1]
.
字节写操作都是由CY7C1302V25支持。一
通过使用选择的写端口启动的写入操作
WPS 。这是写由BWS确定的字节
0
和
BWS
1
被采样与每个组的18位的数据字。
主张相应的字节写在选择输入
一个写操作将允许该数据的数据部分被呈现为
锁存，并写入到器件中。拉高字节写
写入的数据部分中选择输入将允许数据
存储在设备中该字节保持不变。这
功能可用于简化读取/修改/写操作
系统蒸发散到字节写操作。
取消选中时，写端口会忽略所有输入。
单时钟模式
该CY7C1302V25可用于与单个时钟模式。在
这种模式下，设备将只识别对输入时钟
（K和K）的
[1]
该控制输入和输出寄存器。
这种操作是相同的操作，如果该装置有
在K / K之间的零偏移
[1]
和C / C时钟。所有时间
参数保持在该模式下是相同的。要使用该模式
操作时，用户必须配合C和C到V
DD
。中
电时，该装置将感测的单个时钟输入和
在任一单个时钟或双时钟模式下运行。该
时钟模式不应设备操作过程中被改变。
并发事务
在CY7C1302V25的读写端口操作
完全彼此独立的。由于每个端口
锁存地址输入不同的时钟沿，用户
可以读或写的任何位置，而不论该交易的
在另一端口。要读取和写入端口访问
在正向输入时钟的上升沿同一个位置，该
呈现给D信息
[17:0]
将被转发到
Q
[17:0]
使得没有延迟才能访问的有效数据
当在等于或低于100 MHz的操作。一致性进行
在循环的边界。一旦数据的第二个字被锁存
到设备中，写操作被认为完成。
在这点上，任何访问该地址位置将接收
该数据，直到通过后续的写操作改变。
一致性是不是保持在开始写操作
读经周期。
数据转发功能不
可用于操作100 MHz以上。
深度扩展
该CY7C1302V25具有端口选择输入的每个端口。这
可以很容易地深度扩展。这两个港口都选择
采样正向输入时钟的上升沿唯一
(K)
[1]
。每个端口选择输入即可取消指定的端口。
取消选择一个端口将不会影响其它端口。所有待处理
交易（读取和写入）之前将完成
设备被取消。
文件编号： 38-05260牧师* B
第19 4
CY7C1302V25
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ之间
引脚上的SRAM和V
SS
以允许的SRAM调整其
输出驱动器阻抗。 RQ的值必须在5倍
由SRAM中，该控制的目标线路阻抗的值
RQ允许的范围内，以保证与阻抗匹配
的± 10％的公差是175Ω和350Ω之间
,
同
V
DDQ
= 1.5V 。的输出阻抗被调整每1024
周期调整为在电源电压和温度漂移。
应用实例
SRAM ＃ 1
D
18
SRAM ＃ 4
Q
D
18
18
V
TERM
= V
REF
/2
Q
C/C
K/K
[1]
CNTR 。
添加。
C/C
K/K
CNTR 。
添加。
18
R = 50
内存
调节器
Q
DIN
添加。
CNTR 。
CLK / CLK （输入）
72
72
2
CLK / CLK （输出）
2
R = 50
V
T
= V
REF
/2
真值表
[2, 3, 4, 5, 6]
手术
取消
地址
二手
–
RPS
H
K
[1]
L-H
评论
读端口被取消。输出三态下的下一个上升沿
负输入时钟（ K）
[1]
如果在单时钟模式下，或者使用C和C为C
输出时钟。
读操作启动。地址被存储在读取地址寄存器。
继下面k
[1]
时钟的上升第（低阶） 18位字会
可被扫地出门到Q
[17:0]
由输出的上升沿门控
时钟C.在负输出时钟（C）所述的后续的上升沿
第二（较高阶）的18位字被输出到Q
[17:0]
.
WPS取消选择写端口。这个时钟在所有写端口输入将被忽略
上升和负输入时钟的后续上升沿（K）的
[1]
.
写操作启动。向D中的信息
[17:0]
被存储在
写数据寄存器。上的负输入端的后续的上升沿
时钟（ K）
[1]
该设备将锁定呈现给地址
[17:0]
和
数据提交到D
[17:0]
] 。整个36位的信息将被写入
到存储器阵列。看到写说明表字节写入信息。
开始阅读
外
L
L-H
取消
开始写
–
外部的
下一次上升
的K边
[1]
H
L
L-H
L-H
写说明
手术
开始写
写完成 -
写在开始
先前K
[1]
时钟上升沿
[7]
BWS
0
L
L
BWS
1
L
L
K
[1]
L-H
–
K
[1]
–
L-H
评论
两个字节（D
[17:0]
）被写入到低位的18位的写缓冲器
在写操作的这一部分设备。
两个字节（D
[17:0]
）被写入到更高阶的18位写缓冲
在写操作的这一部分设备。的内容
整个36位的写缓冲器被写入到存储器阵列。
注意事项：
2. X = “无需关注”，H =逻辑高电平，L =逻辑低电平。
3.设备将开机了取消和输出的三态状态。
4. BWS
0
和BWS
1
在所有周期断言低电平有效。对于字节写操作，请写说明表。
[1]
5.数据输入被登记在（K和K）的上升沿。数据输出交付的C和C上升沿，除了在单时钟模式下。
6.建议，K = K＃和C = C ＃时时钟被停止。这不是必须的，但可以实现最快的重启通过克服传输线充电
对称。
7.假设一个写周期是每写端口周期说明真值表启动。 BWS
0
和BWS
1
可以改变上的一写周期的不同部分，如
只要设置和保持要求的实现。
文件编号： 38-05260牧师* B
第19 5
QQ：2881677436 复制
