CY7C093794V CY7C093894V CY7C09289V CY7C09369V CY7C09379V CY7C09389V3.3V 64K / 128K ×36和128K / 256K ×18
同步双端口RAM
初步
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
FLEx18
TM
3.3V 32K / 64K / 128K / 256K / 512K ×18
同步双端口RAM
特点
真正的双端口存储器单元允许同时
相同的内存位置的访问
同步流水线操作
家庭512 - Kbit的， 1兆， 2兆， 4兆和9兆位
器件
流水线式输出模式，可实现快速操作
0.18微米CMOS最佳的速度和力量
高速时钟的数据访问
3.3V低功耗
- 主动低至225毫安（典型值）
- 待机低至55 mA（一般）
邮箱功能，消息传递
全球主复位
独立的字节使能在两个端口
商用和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
144球FBGA英寸（13mm × 13mm）的（1.0毫米间距）
120TQFP （14毫米× 14毫米×1.4 MM）
围绕控制柜保鲜膜
- 内部屏蔽寄存器控制计数器环绕式
- 反中断标志位来表示回绕
- 内存块重传操作
在地址线反回读
在地址线屏蔽寄存器回读
双芯片使两个端口，便于深度
扩张
功能说明
该FLEx18系列包括512 - Kbit的， 1兆位， 2兆， 4兆
和9兆位流水线，同步，真正的双端口静态RAM
这是高速，低功耗3.3V CMOS 。两个端口
规定，允许独立的，同时访问任何
位置在存储器中。写入到相同的位置的结果
通过在同一时间多于一个端口是不确定的。注册
关于控制，地址和数据线允许最小的建立
和保持时间。
在读取操作期间，数据被登记为下降
周期时间。每个端口包含在输入了一阵柜台
地址寄存器。经过外部装载计数器，具有
初始地址，计数器将递增地址间
应受（更多详情后） 。内部写脉冲宽度是
独立的R / W输入信号的持续时间。该
内部写脉冲是自定时的，以允许尽可能短的
周期时间。
在CE0高或低的CE1上一个时钟周期意志力
向下的内部电路，以降低静电力
消费。一个周期芯片使断言是必需的
重新激活该输出。
其他功能还包括：突发柜台内的回读
在地址线的地址值，反掩码寄存器
控制计数器环绕，计数器中断（ CNTINT ）
标志上的地址线屏蔽寄存器值回读，
重发功能，中断标志信息传递，
为JTAG边界扫描和异步主复位
（ MRST ） 。
在这个系列中的CY7C0833V设备具有有限的功能。
请查看地址计数器和屏蔽寄存器
操作
[15]
有关详细信息，第6页。
表1.产品选择指南
密度
产品型号
马克斯。速度（MHz ）
马克斯。访问时间 - 时钟到数据（ NS ）
典型工作电流（mA ）
包
512-Kbit
（ 32K ×18 ）
CY7C0837V
167
4.0
225
144 FBGA
1-Mbit
（ 64K ×18 ）
CY7C0830V
167
4.0
225
120 TQFP
144 FBGA
2-Mbit
（ 128K ×18 ）
CY7C0831V
167
4.0
225
120 TQFP
144 FBGA
4-Mbit
（ 256K ×18 ）
CY7C0832V
167
4.0
225
120 TQFP
144 FBGA
9-Mbit
（ 512K ×18 ）
CY7C0833V
133
4.7
270
144 FBGA
赛普拉斯半导体公司
文件编号： 38-06059牧师* K
3901北一街
圣荷西
,
CA 95134
408-943-2600
2004年7月6日
初步
逻辑框图
[1]
OE
L
读/写
L
B0
L
B1
L
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
OE
R
读/写
R
B0
R
B1
R
CE
0L
CE
1L
CE
0R
CE
1R
DQ
9L
-DQ
17L
DQ
0L
-DQ
8L
9
9
I / O
控制
I / O
控制
9
9
DQ
9R
-DQ
17R
DQ
0R
-DQ
8R
地址。
读
后
真
双口
RAM阵列
地址。
读
后
A
0L
–A
18L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
CLK
L
CNTINT
L
19
19
屏蔽寄存器
计数器/
地址
注册
镜子注册
TMS
TDI
TCK
屏蔽寄存器
计数器/
地址
注册
镜子注册
A
0R
–A
18R
CNT / MSK
R
ADS
CNTEN
CNTRST
R
CLK
R
CNTINT
R
地址
解码
地址
解码
打断
INT
L
MRST
逻辑
RESET
逻辑
JTAG
TDO
打断
逻辑
INT
R
注意：
1. CY7C0837V有15个地址CY7C0830V有16位地址， CY7C0831V有17位地址， CY7C0832V有18个地址位和CY7C0833V有19个
地址位
文件编号： 38-06059牧师* K
第28 2
初步
销刀豆网络gurations
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
144球BGA
顶视图
CY7C0837V / CY7C0830V / CY7C0831V
CY7C0832V / CY7C0833V
1
A
DQ17
L
2
DQ16
L
3
DQ14
L
4
DQ12
L
5
DQ10
L
6
DQ9
L
7
DQ9
R
8
DQ10
R
9
DQ12
R
10
DQ14
R
11
DQ16
R
12
DQ17
R
B
A0
L
A1
L
DQ15
L
DQ13
L
DQ11
L
MRST
NC
DQ11
R
DQ13
R
DQ15
R
A1
R
A0
R
C
A2
L
A3
L
CE1
L
[6]
INT
L
CNTINT
L
[8]
ADS
L
[7]
ADS
R
[7]
CNTINT
R
[8]
INT
R
CE1
R
[6]
A3
R
A2
R
D
A4
L
A5
L
CE0
L
[7]
NC
VDDIO
L
VDDIO
L
VDDIO
R
VDDIO
R
NC
CE0
R
[7]
A5
R
A4
R
E
A6
L
A7
L
B1
L
NC
VDDIO
L
VSS
VSS
VDDIO
R
NC
B1
R
A7
R
A6
R
F
A8
L
A9
L
C
L
NC
VSS
VSS
VSS
VSS
NC
C
R
A9
R
A8
R
G
A10
L
A11
L
B0
L
NC
VSS
VSS
VSS
VSS
NC
B0
R
A11
R
A10
R
H
A12
L
A13
L
OE
L
NC
VDDIO
L
VSS
VSS
VDDIO
R
NC
OE
R
A13
R
A12
R
J
A14
L
A15
L
[2]
RW
L
NC
VDDIO
L
VDDIO
L
VDDIO
R
VDDIO
R
NC
RW
R
A15
R
[2]
A14
R
K
A16
L
[3]
A17
L
[4]
CNT / MSK
L
[6]
TDO
CNTRST
L
[6]
TCK
TMS
CNTRST
R
[6]
TDI
CNT / MSK
R
[6]
A17
R
[4]
A16
R
[3]
L
A18
L
[5]
NC
DQ6
L
DQ4
L
DQ2
L
CNTEN
L
[7]
CNTEN
R
[7]
DQ2
R
DQ4
R
DQ6
R
NC
A18
R
[5]
M
DQ8
L
DQ7
L
DQ5
L
DQ3
L
DQ1
L
DQ0
L
DQ0
R
DQ1
R
DQ3
R
DQ5
R
DQ7
R
DQ8
R
注意事项：
2.将这个球无关的CY7C0837V
3.将这场球无关的CY7C0837V和CY7C0830V
4.保留此球未连接的CY7C0837V ， CY7C0830V和CY7C0831V
5.离开这个球无关的CY7C0837V ， CY7C0830V ， CY7C0831V和CY7C0832V
6.这些球是不适用CY7C0833V设备。他们需要连接到VDDIO 。
7.这些球是不适用CY7C0833V设备。他们需要连接到VSS 。
8.这些球是不适用CY7C0833V设备。他们需要的是无连接的。
文件编号： 38-06059牧师* K
第28 3
初步
销刀豆网络gurations
（续）
120引脚薄型四方扁平封装（ TQFP ）
顶视图
CY7C0830V / CY7C0831V / CY7C0832V
DQ
15L
DQ
14L
DQ
13L
V
DD
V
SS
DQ
12L
DQ
11L
DQ
10L
DQ
9L
INT
L
CNTINT
L
CNTINT
R
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
A
2L
A
3L
V
SS
V
DD
A
4L
A
5L
A
6L
A
7L
CE
1L
B
0L
B
1L
OE
L
CE
0L
V
DD
V
SS
读/写
L
CLK
L
V
SS
ADS
L
CNTEN
L
CNTRST
L
CNT / MSK
L
A
8L
A
9L
A
10L
A
11L
A
12L
V
SS
V
DD
A
13L
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
A
1L
A
0L
DQ
17L
DQ
16L
DQ
12R
V
SS
V
DD
DQ
13R
DQ
14R
DQ
15R
DQ
16R
DQ
17R
A
0R
A
1R
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
INT
R
DQ
9R
DQ
10R
DQ
11R
A
2R
A
3R
V
SS
V
DD
A
4R
A
5R
A
6R
A
7R
CE
1R
B
0R
B
1R
OE
R
CE
0R
V
DD
V
SS
读/写
R
CLK
R
MRST
ADS
R
CNTEN
R
CNTRST
R
CNT / MSK
R
A
8R
A
9R
A
10R
A
11R
A
12R
V
SS
V
DD
A
13R
DQ
8L
DQ
7L
DQ
6L
DQ
5L
DQ
4L
V
DD
V
SS
DQ
3L
DQ
2L
DQ
1L
DQ
0L
DQ
0R
注意事项：
9.请将此引脚悬空为CY7C0830V
10.请将此引脚悬空为CY7C0830V和CY7C0831V
文件编号： 38-06059牧师* K
V
DD
DQ
4R
DQ
5R
DQ
6R
DQ
7R
DQ
8R
A
17R[10]
A
16R[9]
A
15R
A
14R
A
14L
A
15L
A
16L[9]
A
17L[10]
DQ
1R
DQ
2R
DQ
3R
V
SS
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
第28 4
初步
引脚德网络nitions
左侧端口
A
0L
–A
18L[1]
ADS
L[7]
CE0
L[7]
CE1
L
CLK
L
CNTEN
L
[7]
[6]
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
正确的端口
A
0R
–A
18R[1]
ADS
R[7]
CE0
R[7]
CE1
R
CLK
R
CNTEN
R[7]]
[6]
[6]
描述
地址输入。
地址选通输入。
作为地址预选赛。这个信号被拉低
使用上的地址引脚外部提供的地址部分，并加载该
为解决突发地址计数器。
低电平有效芯片使能输入。
高电平有效芯片使能输入。
CLOCK信号。
最大时钟输入速率为f
最大
.
计数器使能输入。
主张此信号低电平递增的猝发地址计数器
在CLK的每个上升沿其各自的端口。如果广告或CNTRST增量被禁用
被置为低电平。
计数器复位输入。
主张这一信号为低电平复位到零的未屏蔽部分
其相应端口的突发地址计数器。 CNTRST不被断言的ADS禁用
或CNTEN 。
地址计数器屏蔽寄存器使能输入。
断言这个信号低，可以访问
到掩码寄存器。当连接到高电平，屏蔽寄存器是不可访问的，并且地址
根据计数器的控制信号的状态被使能计数器的操作。
输出使能输入。
这种异步信号必须被拉低，使DQ
在读操作数据引脚。
邮箱中断标志输出。
邮箱允许端口之间的通信。该
上面的两个存储单元可以用于讯息传递。 INT
L
为低电平时，
正确的端口写入左端口的邮箱位置，反之亦然。一个中断给
端口被拉高HIGH时，读取其邮箱中的内容。
计数器中断输出。
该引脚为低电平时的未屏蔽部分
计数器递增到所有的“1 ”。
读/写使能输入。
断言此引脚为低电平写入或高从双阅读
端口存储器阵列。
字节选择输入。
声称这些信号能够读取和写入操作的
对应的存储器阵列的字节。
主复位输入。
MRST是一个异步输入信号，并影响两个端口。
断言MRST低电平执行所有的复位功能，如文中所述。一个MRST
需要在加电时的操作。
JTAG测试模式选择输入。
它控制JTAG TAP状态机的前进。状态
机转换发生在TCK的上升沿。
JTAG测试数据输入。
在TDI输入的数据将被串行移入选定的寄存器。
JTAG测试时钟输入。
JTAG测试数据输出。
TDO转换发生在TCK的下降沿。 TDO是正常
三态，除非捕获的数据被移出JTAG TAP的。
地输入。
电源输入。
CNTRST
L
[6]
CNTRST
R
CNT / MSK
L
[6]
CNT / MSK
R
[6]
DQ
0L
-DQ
17L[1]
OE
L
DQ
0R
-DQ
17R[1]
数据总线输入/输出。
OE
R
INT
L
CNTINT
L[8]
读/写
L
B
0L
–B
3L
INT
R
CNTINT
R[8]
读/写
R
B
0R
–B
1R
MRST
TMS
TDI
TCK
TDO
V
SS
V
DD
文件编号： 38-06059牧师* K
第28 5
CY7C0851V/CY7C0852V
CY7C0831V/CY7C0832V
3.3V 64K / 128K ×36和128K / 256K ×18
同步双端口RAM
特点
真正的双端口存储器单元允许同时
相同的内存位置的访问
同步流水线操作
组织2M和4.5M的设备
- 128K × 36 （ CY7C0852V ）
- 64K × 36 （ CY7C0851V ）
- 256K × 18 （ CY7C0832V ）
- 128K × 18 （ CY7C0831V ）
流水线输出模式，可实现快速167 MHz工作频率
0.18微米CMOS工艺，以获得最佳的速度和力量
高速时钟对数据的访问： 4.0纳秒（最大）
3.3V的低工作功耗
- 主动= 225毫安（典型值）
- 待机= 55毫安（典型值）
中断标志的信息传递
全球主复位
独立的字节使能在两个端口
商用和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
172球BGA （1 mm间距）英寸（15毫米×15 MM）
120引脚TQFP （ 14毫米× 14毫米× 1.4毫米）
176引脚TQFP （ 24毫米× 24毫米× 1.4毫米）
FLEx36设备占用空间升级从2M到
4M至9M
围绕控制柜保鲜膜
- 内部屏蔽寄存器控制计数器环绕式
- 反中断标志位来表示回绕
- 内存块重传操作
在地址线反回读
在地址线屏蔽寄存器回读
双芯片使两个端口，便于深度
扩张
功能说明
该CY7C0851V / CY7C0852V / CY7C0831VCY7C0832V是
2M和4.5M流水线，同步，真正的双端口静态
RAM的是高速，低功耗的3.3V CMOS 。两个端口
提供，允许独立的，同时访问
读取内存中的任何位置。一个特定的端口可以写
到一定的位置，而另一个端口读出该位置。
通过多个端口写入到相同的位置的结果
在同一时间是不确定的。对控制寄存器，地址，
和数据线的允许最小的建立和保持时间。
在读取操作期间，数据被登记为下降
周期时间。时钟到数据有效吨
CD2
= 4.0纳秒的167兆赫。每
包含在输入地址寄存器中的数据串计数器的端口。
后从外部装入计数器的初始地址的
计数器会在内部递增地址（更多详情
跟随） 。内部写脉冲宽度是独立的
持续时间的R / W的输入信号。内部写脉冲
自定时，以允许尽可能短的周期时间。
在CE0高或低的CE1上一个时钟周期意志力
向下的内部电路，以降低静电力
消费。一个周期芯片使断言是必需的
重新激活该输出。
计数器能提供（ CNTEN ）输入来搪塞
地址输入的操作并利用内部地址
通过快速，交叉存取内存内部计数器产生
应用程序。一个端口的突发计数器被加载时端口的
地址选通信号（ADS）和CNTEN信号是低电平。当
港口CNTEN断言和ADS置为无效时，
地址计数器将增加每低到高
该端口的时钟信号的转换。这将读/写一个
字从/到每一个连续的地址位置，直到CNTEN
为无效。该计数器可以针对整个存储器
阵，并且将循环返回到开始。计数器复位（ CNTRST ）
被用于该数据串计数器的未掩蔽部分复位到
0。甲反掩码寄存器用来控制计数器
换行。柜台和掩码寄存器操作说明
在以下各节中更详细地。
新的功能添加到CY7C0851V / CY7C0852V /
CY7C0831V / CY7C0832V设备包括：回读
在地址线突发计数器的内部地址值
反掩码寄存器来回绕控制计数器，
计数器中断（ CNTINT ）标志，屏蔽寄存器回读
值的地址线，重传功能，中断标志
对于消息传递，为JTAG边界扫描，
异步主复位（ MRST ） 。
赛普拉斯提供了一个升级到9M同步双端口与
兼容的足迹。请参阅应用笔记
升级4兆（ CY7C0852 ）双端口到9兆
（ CY7C0853 ）双端口
了解更多详情。
赛普拉斯半导体公司
文件编号： 38-06059牧师* H
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2003年10月21日
CY7C0851V/CY7C0852V
CY7C0831V/CY7C0832V
逻辑框图
[1]
OE
L
读/写
L
B0
L
B1
L
B2
L
B3
L
CE
0L
CE
1L
OE
R
读/写
R
B0
R
B1
R
B2
R
B3
R
CE
0R
CE
1R
DQ
27L
-DQ
35L
DQ
18L
-DQ
26L
DQ
9L
-DQ
17L
DQ
0L
-DQ
8L
9
9
9
9
9
9
DQ
27R
-DQ
35R
DQ
18R
-DQ
26R
DQ
9R
-DQ
17R
DQ
0R
-DQ
8R
I / O
控制
I / O
控制
9
9
地址。
读
后
真
双口
RAM阵列
地址。
读
后
A
0L
–A
16L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
CLK
L
CNTINT
L
17
17
屏蔽寄存器
计数器/
地址
注册
镜子注册
TMS
TDI
TCK
屏蔽寄存器
计数器/
地址
注册
镜子注册
A
0R
–A
16R
CNT / MSK
R
ADS
CNTEN
CNTRST
R
CLK
R
CNTINT
R
地址
解码
地址
解码
打断
INT
L
MRST
逻辑
RESET
逻辑
JTAG
TDO
打断
逻辑
INT
R
注意：
1. CY7C0851V有16个地址位，而不是17 CY7C0832V有18个地址位，而不是17 CY7C083XV没有B2和B3的投入。 CY7C083XV
不具有DQ18 - DQ35数据位。 JTAG不CY7C083XV实施。
文件编号： 38-06059牧师* H
第32 2
CY7C0851V/CY7C0852V
CY7C0831V/CY7C0832V
销刀豆网络gurations
172球BGA
顶视图
1
DQ32L
2
DQ30L
3
CNTINTL
4
VSS
5
DQ13L
6
VDD
7
DQ11L
8
DQ11R
9
VDD
10
DQ13R
11
VSS
12
CNTINTR
13
DQ30R
14
DQ32R
A
A0L
DQ33L
DQ29L
DQ17L
DQ14L
DQ12L
DQ9L
DQ9R
DQ12R
DQ14R
DQ17R
DQ29R
DQ33R
A0R
B
NC
A1L
DQ31L
DQ27L
INTL
DQ15L
DQ10L
DQ10R
DQ15R
INTR
DQ27R
DQ31R
A1R
NC
C
A2L
A3L
DQ35L
DQ34L
DQ28L
DQ16L
VSS
VSS
DQ16R
DQ28R
DQ34R
DQ35R
A3R
A2R
D
A4L
A5L
CE1L
B0L
VDD
VSS
VDD
VDD
B0R
CE1R
A5R
A4R
E
VDD
A6L
A7L
B1L
VDD
VSS
B1R
A7R
A6R
VDD
F
OEL
B2L
B3L
CE0L
G
VSS
R / WL
A8L
CLKL
CY7C0851V
CY7C0852V
VSS
VDD
CE0R
B3R
B2R
OER
CLKR
A8R
R / WR
VSS
H
A9L
A10L
VSS
ADSL
ADSR
MRST
A10R
A9R
J
A11L
A12L
A15L
CNTRSTL
VDD
VDD
VSS
VDD
CNTRSTR
A15R
A12R
A11R
K
CNT / MSKL
A13L
CNTENL
DQ26L
DQ25L
DQ19L
VSS
VSS
DQ19R
DQ25R
DQ26R
CNTENR
A13R
CNT / MSKR
L
A16L
[2]
A14L
DQ22L
DQ18L
TDI
DQ7L
DQ2L
DQ2R
DQ7R
TCK
DQ18R
DQ22R
A14R
A16R
[2]
M
DQ24L
DQ20L
DQ8L
DQ6L
DQ5L
DQ3L
DQ0L
DQ0R
DQ3R
DQ5R
DQ6R
DQ8R
DQ20R
DQ24R
N
DQ23L
DQ21L
TDO
VSS
DQ4L
VDD
DQ1L
DQ1R
VDD
DQ4R
VSS
TMS
DQ21R
DQ23R
P
注意：
2.对于CY7C0851V ，引脚M1和M14是NC 。
文件编号： 38-06059牧师* H
第32 3
CY7C093794V CY7C093894V CY7C09289V CY7C09369V CY7C09379V CY7C09389V3.3V 64K / 128K ×36和128K / 256K ×18
同步双端口RAM
初步
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
FLEx18
TM
3.3V 32K / 64K / 128K / 256K / 512K ×18
同步双端口RAM
特点
真正的双端口存储器单元允许同时
相同的内存位置的访问
同步流水线操作
家庭512 - Kbit的， 1兆， 2兆， 4兆和9兆位
器件
流水线式输出模式，可实现快速操作
0.18微米CMOS最佳的速度和力量
高速时钟的数据访问
3.3V低功耗
- 主动低至225毫安（典型值）
- 待机低至55 mA（一般）
邮箱功能，消息传递
全球主复位
独立的字节使能在两个端口
商用和工业温度范围
IEEE 1149.1兼容的JTAG边界扫描
144球FBGA英寸（13mm × 13mm）的（1.0毫米间距）
120TQFP （14毫米× 14毫米×1.4 MM）
围绕控制柜保鲜膜
- 内部屏蔽寄存器控制计数器环绕式
- 反中断标志位来表示回绕
- 内存块重传操作
在地址线反回读
在地址线屏蔽寄存器回读
双芯片使两个端口，便于深度
扩张
功能说明
该FLEx18系列包括512 - Kbit的， 1兆位， 2兆， 4兆
和9兆位流水线，同步，真正的双端口静态RAM
这是高速，低功耗3.3V CMOS 。两个端口
规定，允许独立的，同时访问任何
位置在存储器中。写入到相同的位置的结果
通过在同一时间多于一个端口是不确定的。注册
关于控制，地址和数据线允许最小的建立
和保持时间。
在读取操作期间，数据被登记为下降
周期时间。每个端口包含在输入了一阵柜台
地址寄存器。经过外部装载计数器，具有
初始地址，计数器将递增地址间
应受（更多详情后） 。内部写脉冲宽度是
独立的R / W输入信号的持续时间。该
内部写脉冲是自定时的，以允许尽可能短的
周期时间。
在CE0高或低的CE1上一个时钟周期意志力
向下的内部电路，以降低静电力
消费。一个周期芯片使断言是必需的
重新激活该输出。
其他功能还包括：突发柜台内的回读
在地址线的地址值，反掩码寄存器
控制计数器环绕，计数器中断（ CNTINT ）
标志上的地址线屏蔽寄存器值回读，
重发功能，中断标志信息传递，
为JTAG边界扫描和异步主复位
（ MRST ） 。
在这个系列中的CY7C0833V设备具有有限的功能。
请查看地址计数器和屏蔽寄存器
操作
[15]
有关详细信息，第6页。
表1.产品选择指南
密度
产品型号
马克斯。速度（MHz ）
马克斯。访问时间 - 时钟到数据（ NS ）
典型工作电流（mA ）
包
512-Kbit
（ 32K ×18 ）
CY7C0837V
167
4.0
225
144 FBGA
1-Mbit
（ 64K ×18 ）
CY7C0830V
167
4.0
225
120 TQFP
144 FBGA
2-Mbit
（ 128K ×18 ）
CY7C0831V
167
4.0
225
120 TQFP
144 FBGA
4-Mbit
（ 256K ×18 ）
CY7C0832V
167
4.0
225
120 TQFP
144 FBGA
9-Mbit
（ 512K ×18 ）
CY7C0833V
133
4.7
270
144 FBGA
赛普拉斯半导体公司
文件编号： 38-06059牧师* K
3901北一街
圣荷西
,
CA 95134
408-943-2600
2004年7月6日
初步
逻辑框图
[1]
OE
L
读/写
L
B0
L
B1
L
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
OE
R
读/写
R
B0
R
B1
R
CE
0L
CE
1L
CE
0R
CE
1R
DQ
9L
-DQ
17L
DQ
0L
-DQ
8L
9
9
I / O
控制
I / O
控制
9
9
DQ
9R
-DQ
17R
DQ
0R
-DQ
8R
地址。
读
后
真
双口
RAM阵列
地址。
读
后
A
0L
–A
18L
CNT / MSK
L
ADS
L
CNTEN
L
CNTRST
L
CLK
L
CNTINT
L
19
19
屏蔽寄存器
计数器/
地址
注册
镜子注册
TMS
TDI
TCK
屏蔽寄存器
计数器/
地址
注册
镜子注册
A
0R
–A
18R
CNT / MSK
R
ADS
CNTEN
CNTRST
R
CLK
R
CNTINT
R
地址
解码
地址
解码
打断
INT
L
MRST
逻辑
RESET
逻辑
JTAG
TDO
打断
逻辑
INT
R
注意：
1. CY7C0837V有15个地址CY7C0830V有16位地址， CY7C0831V有17位地址， CY7C0832V有18个地址位和CY7C0833V有19个
地址位
文件编号： 38-06059牧师* K
第28 2
初步
销刀豆网络gurations
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
144球BGA
顶视图
CY7C0837V / CY7C0830V / CY7C0831V
CY7C0832V / CY7C0833V
1
A
DQ17
L
2
DQ16
L
3
DQ14
L
4
DQ12
L
5
DQ10
L
6
DQ9
L
7
DQ9
R
8
DQ10
R
9
DQ12
R
10
DQ14
R
11
DQ16
R
12
DQ17
R
B
A0
L
A1
L
DQ15
L
DQ13
L
DQ11
L
MRST
NC
DQ11
R
DQ13
R
DQ15
R
A1
R
A0
R
C
A2
L
A3
L
CE1
L
[6]
INT
L
CNTINT
L
[8]
ADS
L
[7]
ADS
R
[7]
CNTINT
R
[8]
INT
R
CE1
R
[6]
A3
R
A2
R
D
A4
L
A5
L
CE0
L
[7]
NC
VDDIO
L
VDDIO
L
VDDIO
R
VDDIO
R
NC
CE0
R
[7]
A5
R
A4
R
E
A6
L
A7
L
B1
L
NC
VDDIO
L
VSS
VSS
VDDIO
R
NC
B1
R
A7
R
A6
R
F
A8
L
A9
L
C
L
NC
VSS
VSS
VSS
VSS
NC
C
R
A9
R
A8
R
G
A10
L
A11
L
B0
L
NC
VSS
VSS
VSS
VSS
NC
B0
R
A11
R
A10
R
H
A12
L
A13
L
OE
L
NC
VDDIO
L
VSS
VSS
VDDIO
R
NC
OE
R
A13
R
A12
R
J
A14
L
A15
L
[2]
RW
L
NC
VDDIO
L
VDDIO
L
VDDIO
R
VDDIO
R
NC
RW
R
A15
R
[2]
A14
R
K
A16
L
[3]
A17
L
[4]
CNT / MSK
L
[6]
TDO
CNTRST
L
[6]
TCK
TMS
CNTRST
R
[6]
TDI
CNT / MSK
R
[6]
A17
R
[4]
A16
R
[3]
L
A18
L
[5]
NC
DQ6
L
DQ4
L
DQ2
L
CNTEN
L
[7]
CNTEN
R
[7]
DQ2
R
DQ4
R
DQ6
R
NC
A18
R
[5]
M
DQ8
L
DQ7
L
DQ5
L
DQ3
L
DQ1
L
DQ0
L
DQ0
R
DQ1
R
DQ3
R
DQ5
R
DQ7
R
DQ8
R
注意事项：
2.将这个球无关的CY7C0837V
3.将这场球无关的CY7C0837V和CY7C0830V
4.保留此球未连接的CY7C0837V ， CY7C0830V和CY7C0831V
5.离开这个球无关的CY7C0837V ， CY7C0830V ， CY7C0831V和CY7C0832V
6.这些球是不适用CY7C0833V设备。他们需要连接到VDDIO 。
7.这些球是不适用CY7C0833V设备。他们需要连接到VSS 。
8.这些球是不适用CY7C0833V设备。他们需要的是无连接的。
文件编号： 38-06059牧师* K
第28 3
初步
销刀豆网络gurations
（续）
120引脚薄型四方扁平封装（ TQFP ）
顶视图
CY7C0830V / CY7C0831V / CY7C0832V
DQ
15L
DQ
14L
DQ
13L
V
DD
V
SS
DQ
12L
DQ
11L
DQ
10L
DQ
9L
INT
L
CNTINT
L
CNTINT
R
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
A
2L
A
3L
V
SS
V
DD
A
4L
A
5L
A
6L
A
7L
CE
1L
B
0L
B
1L
OE
L
CE
0L
V
DD
V
SS
读/写
L
CLK
L
V
SS
ADS
L
CNTEN
L
CNTRST
L
CNT / MSK
L
A
8L
A
9L
A
10L
A
11L
A
12L
V
SS
V
DD
A
13L
120
119
118
117
116
115
114
113
112
111
110
109
108
107
106
105
104
103
102
101
100
99
98
97
96
95
94
93
92
91
A
1L
A
0L
DQ
17L
DQ
16L
DQ
12R
V
SS
V
DD
DQ
13R
DQ
14R
DQ
15R
DQ
16R
DQ
17R
A
0R
A
1R
90
89
88
87
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
INT
R
DQ
9R
DQ
10R
DQ
11R
A
2R
A
3R
V
SS
V
DD
A
4R
A
5R
A
6R
A
7R
CE
1R
B
0R
B
1R
OE
R
CE
0R
V
DD
V
SS
读/写
R
CLK
R
MRST
ADS
R
CNTEN
R
CNTRST
R
CNT / MSK
R
A
8R
A
9R
A
10R
A
11R
A
12R
V
SS
V
DD
A
13R
DQ
8L
DQ
7L
DQ
6L
DQ
5L
DQ
4L
V
DD
V
SS
DQ
3L
DQ
2L
DQ
1L
DQ
0L
DQ
0R
注意事项：
9.请将此引脚悬空为CY7C0830V
10.请将此引脚悬空为CY7C0830V和CY7C0831V
文件编号： 38-06059牧师* K
V
DD
DQ
4R
DQ
5R
DQ
6R
DQ
7R
DQ
8R
A
17R[10]
A
16R[9]
A
15R
A
14R
A
14L
A
15L
A
16L[9]
A
17L[10]
DQ
1R
DQ
2R
DQ
3R
V
SS
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
第28 4
初步
引脚德网络nitions
左侧端口
A
0L
–A
18L[1]
ADS
L[7]
CE0
L[7]
CE1
L
CLK
L
CNTEN
L
[7]
[6]
CY7C0837V
CY7C0830V/CY7C0831V
CY7C0832V/CY7C0833V
正确的端口
A
0R
–A
18R[1]
ADS
R[7]
CE0
R[7]
CE1
R
CLK
R
CNTEN
R[7]]
[6]
[6]
描述
地址输入。
地址选通输入。
作为地址预选赛。这个信号被拉低
使用上的地址引脚外部提供的地址部分，并加载该
为解决突发地址计数器。
低电平有效芯片使能输入。
高电平有效芯片使能输入。
CLOCK信号。
最大时钟输入速率为f
最大
.
计数器使能输入。
主张此信号低电平递增的猝发地址计数器
在CLK的每个上升沿其各自的端口。如果广告或CNTRST增量被禁用
被置为低电平。
计数器复位输入。
主张这一信号为低电平复位到零的未屏蔽部分
其相应端口的突发地址计数器。 CNTRST不被断言的ADS禁用
或CNTEN 。
地址计数器屏蔽寄存器使能输入。
断言这个信号低，可以访问
到掩码寄存器。当连接到高电平，屏蔽寄存器是不可访问的，并且地址
根据计数器的控制信号的状态被使能计数器的操作。
输出使能输入。
这种异步信号必须被拉低，使DQ
在读操作数据引脚。
邮箱中断标志输出。
邮箱允许端口之间的通信。该
上面的两个存储单元可以用于讯息传递。 INT
L
为低电平时，
正确的端口写入左端口的邮箱位置，反之亦然。一个中断给
端口被拉高HIGH时，读取其邮箱中的内容。
计数器中断输出。
该引脚为低电平时的未屏蔽部分
计数器递增到所有的“1 ”。
读/写使能输入。
断言此引脚为低电平写入或高从双阅读
端口存储器阵列。
字节选择输入。
声称这些信号能够读取和写入操作的
对应的存储器阵列的字节。
主复位输入。
MRST是一个异步输入信号，并影响两个端口。
断言MRST低电平执行所有的复位功能，如文中所述。一个MRST
需要在加电时的操作。
JTAG测试模式选择输入。
它控制JTAG TAP状态机的前进。状态
机转换发生在TCK的上升沿。
JTAG测试数据输入。
在TDI输入的数据将被串行移入选定的寄存器。
JTAG测试时钟输入。
JTAG测试数据输出。
TDO转换发生在TCK的下降沿。 TDO是正常
三态，除非捕获的数据被移出JTAG TAP的。
地输入。
电源输入。
CNTRST
L
[6]
CNTRST
R
CNT / MSK
L
[6]
CNT / MSK
R
[6]
DQ
0L
-DQ
17L[1]
OE
L
DQ
0R
-DQ
17R[1]
数据总线输入/输出。
OE
R
INT
L
CNTINT
L[8]
读/写
L
B
0L
–B
3L
INT
R
CNTINT
R[8]
读/写
R
B
0R
–B
1R
MRST
TMS
TDI
TCK
TDO
V
SS
V
DD
文件编号： 38-06059牧师* K
第28 5
QQ：2881677436 复制
