RoboClockII 少年，
CY7B9930V ， CY7B9940V
高速多频
PLL时钟缓冲器
特点
■
■
■
■
■
■
■
■
■
■
■
■
■
12-100兆赫（ CY7B9930V ） ，或24-200兆赫（ CY7B9940V ）
输入/输出操作
一对匹配输出偏斜< 200 PS
零输入至输出延迟
能够驱动50ω 10 LVTTL 50 ％占空比输出
终止线
商业级温度范围内具有八路输出200
兆赫
工业温度范围内具有八个输出频率为200 MHz
3.3V LVTTL /低压差（ LVPECL ） ，容错和热
插入的参考输入
的乘法比率（1-6 ，8，10 ， 12）
运行在高达12倍的输入频率
单独的输出禁止银行为积极的动力
管理和降低EMI
输出高阻抗选项用于测试目的
与锁定指示完全集成的PLL
低周期到周期抖动（ <100 PS峰 - 峰）
■
■
单3.3V ± 10 ％电源
44引脚TQFP封装
功能说明
该CY7B9930V和CY7B9940V高速多频
PLL时钟缓冲器提供对系统用户可选择的控制
时钟功能。该多路输出时钟驱动器提供
与要优化的定时功能的系统集成
的高性能计算机或通信系统。
十大可配置输出可驱动每一个传输终止
线阻抗低至50Ω ，同时提供最小的，
指定的输出歪斜的LVTTL电平。的输出被设置成
在三家银行。在FB反馈区有两路输出，
其允许分频功能的从1到12中的任何一个
这些10的输出可以被连接到该反馈输入，以及
驾驶其他投入。
可选的参考输入是容错功能，允许
顺利转移到辅助时钟源的变化，当
主时钟源不操作。参考输入是
配置了可同时接收LVTTL或差分
（ LVPECL ）输入。完全集成的PLL抖动降低
并简化电路板布局。
框图
FBKA
相
频率。
探测器
VCO
控制逻辑
DIVIDE
发电机
LOCK
滤波器
REFA +
REFA-
REFB +
REFB-
REFSEL
FS
Output_Mode
3
3
银行反馈
FBDS0
FBDS1
3
3
DIVIDE
矩阵
QFA0
QFA1
2QA0
2QA1
2银行
DIS2
2QB0
2QB1
1QA0
1QA1
银行1
DIS1
1QB0
1QB1
赛普拉斯半导体公司
文件编号： 38-07271牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年8月8日
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
分割矩阵
除法矩阵是由三个独立的银行： 2
时钟输出的银行和反馈一家银行。每个时钟
输出组有两对低偏移，高扇出缓冲器输出的
（ [1 ： 2 ] Q [ A：B ] [0 ： 1 ] ） ，和一个输出禁用（ DIS [1 ： 2 ] ） 。
反馈银行有一对低歪斜，高扇出输出
缓冲器（ QFA [0： 1]）。之一，这些输出可以连接到
选择反馈输入（ FBKA + ） 。这种反馈的银行也有
2分频功能选择的FBD [ 0 ： 1 ] 。
除法能力每家银行都显示在
表2中。
表2.输出分频器功能
功能
SELECTS
FBDS1
FBDS0
框图描述
相位频率检测器和过滤器
这两个块接受来自REF输入信号（ REFA + ，
REFA- ， REFB +或REFB- ）和FB输入（ FBKA ） 。更正
然后将产生的信息以控制频率
压控振荡器（ VCO ） 。这两个块，沿
与VCO的，形成一个锁相环（PLL），用于跟踪所述
传入REF信号。
该RoboClockII少年有一个灵活的REF输入方案。
这些输入允许使用差分LVPECL或单
端LVTTL输入。配置为单端LVTTL输入，
离开互补引脚连接到1.5V ） ，然后使用其它输入
引脚为LVTTL输入。在REF输入也宽容热
插入。
在REF输入端可以动态改变。当改变
从一个参考输入的相同的其它参考输入
频率，PLL被优化，以确保在时钟输出
周期不大于计算出的系统预算（吨以下
民
= t
REF
（标称参考时钟周期） - 吨
CCJ
（周期到周期抖动） -
t
PDEV
（最大时间差） ），而重新获得锁。
输出分频器功能
银行1
2银行
反馈
银行
低
低
低
MID
MID
MID
高
高
高
低
MID
高
低
MID
高
低
MID
高
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/2
/3
/4
/5
/6
/8
/10
/12
压控振荡器，控制逻辑，并划分发电机
该VCO接受来自PLL滤波器模块模拟控制输入。
FS的控制引脚设置决定的名义运营
在除以一个输出的频率范围（F
喃
）该装置。
f
喃
直接关系到VCO的频率。有两种
在RoboClockII少年，低速设备的版本
（ CY7B9930V ） ，其中f
喃
从12兆赫至100兆赫，以及范围
高速设备（ CY7B9940V ） ，从24兆赫范围
为200 MHz。在FS设置为每个设备示于
表1中。
这架F
喃
频率被看到的“分频1 ”输出。
表1.频率范围选择
CY7B9930V
FS
[1]
低
MID
高
f
喃
（兆赫）
分钟。
12
24
48
马克斯。
26
52
100
CY7B9940V
f
喃
（兆赫）
分钟。
24
48
96
马克斯。
52
100
200
[2]
输出禁用描述
银行1和银行2的输出可以独立投入
一个HOLD OFF或高阻抗状态。的组合
Output_Mode和DIS [1 ： 2 ]输入决定输出时钟“
国家对每家银行。当该DIS [ 1:2 ]为低时，对所述输出
相应的银行已启用。当该DIS [ 1:2 ]为高电平，
对于银行的输出被禁止到高阻抗（Hi -Z ）
或HOLD OFF状态取决于Output_Mode输入。
表3
定义了禁用输出功能。
笔记
1.要在FS设置的级别由“虚”的工作频率来确定（F
喃
）中的V
CO
. f
喃
总是出现在当输出在运行输出
不可分割模式。在REF和FB是在f
喃
当连接到FB输出守不住。
2.最大输出频率为200兆赫。
文件编号： 38-07271牧师* C
第11 2
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
保持OFF状态被设计成一个节电功能。一
输出银行被禁止在HOLD OFF状态最多
从时间6输出的时钟周期时，禁止输入
（DIS [ 1:2 ] ）为高电平。当禁止在HOLD OFF状态，
输出被驱动到逻辑低状态的下降沿。这
确保时钟都停止不干扰输出。当一个
输出银行被禁止为Hi-Z状态，各自的银行
输出立即去HI -Z 。
表3. DIS [ 1 ： 2 ]引脚功能
Output_Mode
HIGH / LOW
高
低
MID
DIS [ 1:2 ] / FBDIS
低
高
高
X
输出模式
启用
高阻
HOLD -OFF
工厂测试
如果锁定后的反馈时钟除去已经HIGH时，一
看门狗电路实现，以指示所述的锁外
通过拉高LOCK低的超时后的状态。这
超时时间段是基于一个分频的基准时钟。
这是假设所选择的REF输入活性。如果
有选定的REF输入无活动则锁
检测引脚可能不能准确地反映内部PLL的状态。
工厂测试模式说明
该器件进入工厂测试模式下，当OUTPUT_MODE
被驱动到MID 。在工厂测试模式下，器件工作
其内部PLL断开;供给到所述输入电平
参考输入来代替PLL输出的。在测试模式
所选择的FB输入必须连接到低电平。的所有功能
设备保持正常运行，工厂测试模式除外
内部PLL输出和银行禁用。该OUTPUT_MODE
输入被设计为静态的输入。动态切换该输入
从低到高可暂时使设备进入
工厂测试模式（通过中间状态时传递） 。
工厂测试复位
当在工厂测试模式（ OUTPUT_MODE = MID） ，该装置
通过驱动DIS2输入高电平复位到一个确定的状态。
当DIS2输入驱动为高电平在出厂测试模式下，所有
时钟输出到HI -Z ;后所选择的参考时钟引脚
有五个积极转变，所有内部的有限状态机
（FSM）被设定为一个确定的状态。的确定性状态
状态机依赖于隔膜的配置
选择和频率选择输入。所有的时钟输出保持在高
阻抗模式，所有有限状态机停留在确定性状态
直到DIS2失效。当DIS2无效（与
OUTPUT_MODE仍处于MID ） ，设备将重新进入工厂测试
模式。
锁定检测输出说明
锁定检测输出指示的锁定状态
集成PLL 。锁定检测是通过比较来完成
基准和反馈之间的相位差
输入。相位误差被声明时的相位差
两个输入之间大于指定的设备
传播延迟（吨
PD
).
当在锁定状态下，后四个或更多个连续
反馈时钟周期的相位误差，则LOCK输出是
强制为低，表示失锁状态。
当在失锁状态下， 32个连续相位的无差错
反馈时钟周期都需要允许LOCK输出到
显示锁定状态（ LOCK = HIGH ） 。
文件编号： 38-07271牧师* C
第11 3
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
引脚德网络nitions
44引脚TQFP
FBDS1
FBDS0
44 43 42 41 40 39 38 37 36 35 34
GND
2QB1
VCCN
2QB0
GND
GND
2QA1
VCCN
2QA0
GND
GND
1
2
3
4
5
6
7
8
9
10
11
33
32
31
30
VCCQ
REFA +
REFA -
REFSEL
REFB-
REFB +
FS
GND
VCCQ
DIS2
DIS1
CY7B9930V/40V
VCCQ
29
28
27
26
25
24
23
Output_Mode
VCCN
LOCK
12
13 14 15 16 17 18 19 20 21 22
1QA1
GND
GND
1QA0
GND
VCCN
VCCN
1QB0
1QB1
名字
FBKA
REFA + ， REFA-
REFB + ， REFB-
REFSEL
I / O
输入
输入
TYPE
LVTTL
LVTTL /
LVDIFF
LVTTL
反馈输入。
GND
FBKA
QFA1
QFA0
GND
GND
GND
描述
参考输入：
这些输入工作为差分PECL或单端TTL
基准电压输入到PLL。当作为单端LVTTL输入工作，离开
互补输入必须悬空。
参考选择输入：
该REFSEL输入控件引用输入配置。当
低时，它使用了REFA对作为基准输入。当高，它采用了REFB对作为
的参考输入。该输入具有内部上拉下来。
频率选择：
根据标称频率设置该输入（F
喃
） 。看
表1中。
反馈分频器功能选择。
这些输入确定QFA0的功能和
QFA1输出。看
表2中。
输出禁用：
每个输入控制各个输出行的状态。当高，
输出银行被禁止的“ HOLD OFF”或“ HI -Z ”的状态;禁用状态是阻止 -
通过OUTPUT_MODE开采。当过低时，[ 1 ： 4 ] Q [ A：B ] [0 ： 1 ]启用。看
表3中。
这些输入有一个内部上拉下来。
PLL锁定指示灯：
当HIGH ，这个输出显示内部PLL锁定到
的参考信号。当低时，PLL正在尝试获得锁。
输出方式：
该引脚决定了时钟输出“禁止状态。当此输入为高电平时，
时钟输出禁用到高阻抗（ Hi- Z） 。当此输入为低电平，时钟
输出禁用到“HOLD OFF”模式。当MID ，器件进入工厂测试模式。
时钟反馈输出：
这对时钟输出连接到FB输入。这些输出
有众多的鸿沟选项。该功能由的FBD的设置决定[0：1 ]
销。
时钟输出。
输出缓冲电源：
电源为每个输出对。
内部电源：
电源的内部电路。
设备接地。
输入
FS
[3]
的FBD [0：1 ]
[3]
DIS [1： 2]
输入
输入
输入
3级
输入
3级
输入
LVTTL
LOCK
Output_Mode
[3]
产量
输入
LVTTL
3级
输入
LVTTL
QFA [0：1 ]
产量
[1 ： 2 ] Q [ A：B ] [0 ： 1 ]
VCCN
VCCQ
GND
产量
LVTTL
PWR
PWR
PWR
记
3.对于所有三态输入，高电平表示为V连接
CC
， LOW指示GND的连接，和MID表示打开的连接。内部端接电路
持有未连接的输入到V
CC
/2.
文件编号： 38-07271牧师* C
第11 4
[+ ]反馈
RoboClockII 少年，
CY7B9930V ， CY7B9940V
绝对最大条件
超出最大额定值，可能会损害的使用寿命
装置。这些用户指导未经测试。
储存温度
...........................................40
°
C至+ 125
°
C
环境温度与功耗的应用
........40
°
C至+ 125
°
C
电源电压对地电位
........................0.5V
至+ 4.6V
直流输入电压
............................................... 0.3V
到V
CC
+0.5V
输出电流转换成输出（ LOW ） ................................... 40毫安
静电放电电压............................................... .. >2000V
MIL -STD -883方法3015 ）
闩锁电流............................................... .......... > ± 200毫安
工作范围
范围
广告
产业
环境温度
0
°
C至+70
°
C
–40
°
C至+ 85
°
C
V
CC
3.3V
±10%
3.3V
±10%
电气特性
在整个工作范围
参数
V
OH
V
OL
I
OZ
V
IH
V
IL
I
I
I
lH
I
lL
描述
LVTTL高压QFA [ 0 ： 1 ] [1 ： 2 ] Q [ A：B ] [0 ： 1 ]
LOCK
LVTTL低压QFA [ 0 ： 1 ] [1 ： 2 ] Q [ A：B ] [0 ： 1 ]
LOCK
高阻抗状态漏泄电流
LVTTL输入高
LVTTL输入低
LVTTL V
IN
＆ GT ; V
CC
LVTTL输入高
当前
LVTTL输入低
当前
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
FBKA + ， REF [A ： B] ±
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
FBKA + ， REF [A ： B] ±
REFSEL ， DIS [1 ： 2 ]
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
V
IN
= V
CC
V
IN
= V
CC
/2
V
IN
= GND
–
–50
–200
V
CC
= GND ，V
IN
= 3.63V
V
CC
=最大，V
IN
= V
CC
V
IN
= V
CC
V
CC
=最大，V
IN
= GND
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
测试条件
V
CC
=最小值，我
OH
= -30毫安
I
OH
= -2毫安，V
CC
=最小值。
V
CC
=最小值，我
OL
= 30毫安
I
OL
= 2毫安， V
CC
=最小值。
分钟。
2.4
2.4
–
–
–100
2.0
2.0
–0.3
–0.3
–
–
–
–500
–500
0.87*V
CC
0.47*V
CC
马克斯。
–
–
0.5
0.5
100
V
CC
+0.3
V
CC
+0.3
0.8
0.8
100
500
500
–
–
–
0.53*V
CC
0.13*V
CC
200
50
–
单位
V
V
V
V
μA
V
V
V
V
μA
μA
μA
μA
μA
V
V
V
μA
μA
μA
LVTTL兼容输出引脚（ QFA [ 0 ： 1 ] [1 ： 4 ] Q [ A：B ] [0 ： 1 ] ， LOCK ）
LVTTL兼容输入引脚（ FBKA ， ± REFA ， REFB ± ， REFSEL ， DIS [1 ： 2 ] ）
3电平输入引脚（的FBD [ 0 ： 1 ] ， FS ， Output_Mode ）
V
IHH
V
IMM
V
生病
I
IHH
I
IMM
I
生病
三电平输入HIGH
[4]
三电平输入
三电平输入
HIGH CURRENT
MID
[4]
[4]
三电平输入低电平
三电平输入引脚
三电平输入MID三电平输入引脚
当前
三电平输入
低电流
三电平输入引脚
LVDIFF输入引脚（ REF [A ： B] ± ）
V
差异
V
IHHP
V
ILLP
V
COM
输入差分电压
最高输入高电压
最低输入电压低
共模范围（交叉电压）
400
1.0
GND
0.8
V
CC
V
CC
V
CC
– 0.4
V
CC
mV
V
V
V
记
4.这些输入通常连接到V
CC
， GND或悬空（实际阈值电压变化为V的百分比
CC
） 。内部终端电阻持有
未连接的输入在V
CC
/ 2 。如果这些输入被切换时，输出的功能和定时可以毛刺和PLL可能需要额外吨
LOCK
时间之前
所有的数据表限制得以实现。
文件编号： 38-07271牧师* C
第11个5
[+ ]反馈
RoboClockII 少年
CY7B9930V
CY7B9940V
高速多频PLL时钟缓冲器
特点
12-100兆赫（ CY7B9930V ） ，或24-200兆赫（ CY7B9940V ）
输入/输出操作
匹配的一对输出歪斜< 200 PS
零输入 - 输出延迟
10 LVTTL 50 ％占空比能驱动输出
50ω终止线
商业温度。范围八路输出频率为200 MHz
工业级温度范围。范围八路输出频率为200 MHz
3.3V LVTTL /低压差（ LVPECL ） ，容错和
热插入的参考输入
的乘法比率（1-6 ，8，10 ， 12）的
操作达12倍的输入频率
单独的输出禁止银行为积极的动力
管理和降低EMI
用于测试目的输出高阻抗选项
带锁指标完全集成的PLL
低周期到周期抖动（ <100 PS峰 - 峰）
单3.3V ± 10 ％电源
44引脚TQFP封装
功能说明
该CY7B9930V和CY7B9940V高速多
频PLL时钟缓冲器提供用户可选的控制
在系统时钟的功能。该多路输出时钟驱动器
提供了必要的功能，系统集成商
优化的高性能计算机或commu-定时
讯系统。
十大可配置输出可驱动每一个传输终止
同时提供任务线阻抗低至50Ω
最小的和指定的输出歪斜的LVTTL电平。输出
被安排在3组。在FB反馈区有
的两个输出端，它允许分频功能的1至
12.上述10的输出中的任何一个可以连接到所述
反馈输入，以及驾驶其他投入。
可选的参考输入是容错功能，
允许在二级时钟源，当平滑改变
主时钟源不操作。参考
输入是配置了可同时接收LVTTL或Differ-
无穷区间（ LVPECL ）输入。完全集成的PLL
降低抖动并简化电路板布局。
功能框图
FBKA
相
频率。
探测器
VCO
控制逻辑
DIVIDE
发电机
LOCK
滤波器
引脚配置
44引脚TQFP
FBDS1
FBDS0
VCCQ
VCCN
LOCK
FBKA
QFA0
QFA1
GND
GND
GND
REFA +
REFA-
REFB +
REFB-
REFSEL
FS
Output_Mode
3
3
GND
2QB1
1
2
3
4
5
6
7
8
9
10
11
44 43 42 41 40 39 38 37 36 35 34
33
32
31
30
VCCQ
REFA +
REFA -
REFSEL
REFB-
REFB +
FS
GND
VCCQ
DIS2
DIS1
银行反馈
FBDS0
FBDS1
3
3
DIVIDE
矩阵
QFA0
QFA1
VCCN
2QB0
GND
2QA0
2QA1
GND
2QA1
VCCN
2QA0
GND
GND
CY7B9930V/40V
29
28
27
26
25
24
23
2银行
DIS2
2QB0
2QB1
1QA0
1QA1
12
13 14 15 16 17 18 19 20 21 22
银行1
DIS1
1QB0
1QB1
1QA0
1QA1
GND
GND
GND
VCCN
1QB0
1QB1
Output_Mode
VCCN
GND
赛普拉斯半导体公司
文件编号： 38-07271牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2002年7月25日
[+ ]反馈
RoboClockII 少年
CY7B9930V
CY7B9940V
引脚德网络nitions
[1]
名字
FBKA
REFA + ， REFA-
REFB + ， REFB-
REFSEL
I / O
输入
输入
TYPE
LVTTL
LVTTL /
LVDIFF
LVTTL
反馈输入。
参考输入：
这些输入可以作为差分PECL或单端TTL操作
基准电压输入到PLL。当作为单端LVTTL输入操作时，完井
甘南输入必须悬空。
参考选择输入：
该REFSEL输入控制指令输入的配置方式。
低电平时，它将使用REFA对作为参考输入。高电平时，它将使用
REFB对作为基准输入。该输入具有内部上拉下来。
频率选择：
这个输入必须根据标称频率设置（六
喃
） 。看
表1中。
反馈分频器功能选择。
这些输入确定QFA0的功能和
QFA1输出。看
表2中。
输出禁用：
每个输入控制各个输出行的状态。当高，
输出银行被禁止的“ HOLD - OFF”或“ HI -Z ”的状态;禁用状态是阻止 -
通过OUTPUT_MODE开采。当过低时，[ 1 ： 4 ] Q [ A：B ] [0 ： 1 ]启用。看
表3中。
这些输入有一个内部上拉了下来。
PLL锁定指示灯：
当高电平时，此输出指示内部PLL被锁定到
参考信号。当低时，PLL正在尝试获得锁。
输出方式：
该引脚决定了时钟输出“禁止状态。当此输入为高电平时，
时钟输出将禁用高阻抗（Hi -Z ） 。当此输入为低电平，时钟
输出将禁用“ HOLD - OFF”模式。当MID ，器件将进入工厂测试
模式。
时钟反馈输出：
这对时钟输出的旨在被连接到FB
输入。这些输出有众多的鸿沟选项。该功能是通过确定
销：在的FBD [ 1 0 ]的设置。
时钟输出。
输出缓冲电源：
电源为每个输出对。
内部电源：
电源的内部电路。
设备接地。
压控振荡器，控制逻辑，并划分发电机
该VCO接受来自PLL滤波器的模拟控制输入
块。 FS的控制引脚设置决定的名义
在除以一个输出的工作频率范围（F
喃
)
该装置。 F
喃
直接关系到VCO的频率。
有两个版本的RoboClockII少年，一个低速的
设备（ CY7B9930V ） ，其中f
喃
从12 MHz到100不等
MHz和高速装置（ CY7B9940V ），其取值范围
从24 MHz到200 MHz的。在FS设置为每个设备是
所示
表1中。
这架F
喃
频率上看到
“除以一”输出。
表1.频率范围选择
CY7B9930V
f
喃
（兆赫）
FS
[2]
低
MID
高
分钟。
12
24
48
马克斯。
26
52
100
CY7B9940V
f
喃
（兆赫）
分钟。
24
48
96
马克斯。
52
100
200
[3]
描述
输入
FS
的FBD [0：1 ]
DIS [1： 2]
输入
输入
输入
3-level
输入
3-level
输入
LVTTL
LOCK
Output_Mode
LVTTL输出
输入
3-Level
输入
QFA [0：1 ]
LVTTL输出
[1 ： 2 ] Q [ A：B ] [0 ： 1 ]
VCCN
VCCQ
GND
LVTTL输出
PWR
PWR
PWR
框图描述
相位频率检测器和过滤器
这两个块接受来自REF输入信号（ REFA + ，
REFA- ， REFB +或REFB- ）和FB输入（ FBKA ） 。
然后将生成的校正信息，以控制
频率压控振荡器（ VCO ）的。这些
两个块，以及压控振荡器，形成一个锁相环
（ PLL）跟踪输入REF信号。
该RoboClockII少年有一个灵活的REF输入方案。
这些输入允许使用差分LVPECL或
单端LVTTL输入。配置为单端
LVTTL输入，互补脚必须悬空（间
应受拉至1.5V） ，那么其他的输入引脚可以用作
一个LVTTL输入。在REF输入也宽容热
插入。
在REF输入端可以动态改变。当改变
从一个参考输入的其它参考输入
相同的频率，PLL被优化，以确保在时钟
输出期间也不会小于计算出的系统
预算（T
民
= t
REF
（标称参考时钟周期） - 吨
CCJ
（周期到周期抖动） - 吨
PDEV
（最大时间差） ），而
重新获得锁。
注意：
1.对于所有的三态输入端，高电平表示为V连接
CC
， LOW指示GND的连接，和MID表示打开的连接。内部端接
电路包含一个未连接的输入V
CC
/2.
2.要在FS设置的级别由“虚”的工作频率来确定（F
喃
）中的V
CO
. f
喃
当输出操作总是出现在一个输出
中不可分割的模式。在REF和FB是在f
喃
当连接到FB输出守不住。
3.最大输出频率为200兆赫。
文件编号： 38-07271牧师* B
第2 9
[+ ]反馈
RoboClockII 少年
CY7B9930V
CY7B9940V
分割矩阵
除法矩阵是由三个独立的银行：
时钟输出的两家银行和反馈一家银行。每
时钟输出的银行有两对低偏移，高扇出的
输出缓冲器（ [1 ： 2 ] Q [ A：B ] [0 ： 1 ] ） ，和一个输出禁止
（DIS [ 1:2 ]）。
反馈银行有一对低偏移，高扇出的
输出缓冲器（ QFA [0： 1]）。一这些输出可以连接
到所选择的反馈输入端（ FBKA +）。该银行的反馈
也有两个分频器函数选择的FBD [ 0：1] 。
除法能力每家银行都显示在
表2中。
表2.输出分频器功能
功能
SELECTS
FBDS1
FBDS0
锁定检测输出说明
锁定检测输出指示的锁定状态
集成PLL 。锁定检测是通过比较来完成
基准和反馈之间的相位差
输入。相位误差被声明时的相位差
两个输入之间大于指定的设备
传播延迟（吨
PD
).
当在锁定状态下，后四个或更多个连续
反馈时钟周期，相位误差， LOCK输出会
被强制为低，以指示出的锁定状态。
当在失锁状态下， 32个连续相位的无差错
反馈时钟周期都需要允许LOCK输出
以指示锁定状态（锁=高） 。
如果反馈时钟被除去后锁已经HIGH时，
一个“看门狗”电路来实现，以指示所述的锁外
后拉高LOCK LOW一个超时周期条件。
这一次超时周期是基于一个分频参考
时钟。
这是假设所选择的REF输入活性。
如果在所选择的REF输入无活性那么LOCK
检测引脚可能不能准确地反映内部状态
PLL 。
工厂测试模式说明
该器件将进入工厂测试模式时，
OUTPUT_MODE被驱动到MID 。在工厂测试模式下，
设备将其内部PLL断开连接操作;输入
提供到参考输入电平将在地方的使用
PLL输出。在测试模式下所选择的FB输入必须绑
低。该设备的所有功能仍然运作的工厂
测试模式，除了内部PLL输出和银行禁用。
该OUTPUT_MODE输入被设计为一个静态的输入。
动态切换此输入从低到高可tempo-
rarily使设备进入工厂测试模式（当
通过MID状态）。
工厂测试复位
当在工厂测试模式（ OUTPUT_MODE = MID ） ，该
设备可被复位到一个确定的状态，通过驱动DIS2
投入高。当DIS2输入驱动为高电平在出厂测试
模式下，所有时钟输出将进入HI -Z ;选定后，
参考时钟引脚有5位正跳变，所有的内部
有限状态机（FSM）将被设置为一个确定的状态。
状态机中的确定性状态将取决于
在选择分频和频率的配置选择
输入。所有的时钟输出将保持在高阻抗模式，
所有的有限状态机将保持在确定的状态，直到DIS2是
拉高。当DIS2无效（与OUTPUT_MODE
仍然在MID） ，该设备将重新进入工厂测试模式。
输出分频器功能
Bank1
Bank2
反馈
银行
低
低
低
MID
MID
MID
高
高
高
低
MID
高
低
MID
高
低
MID
高
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/1
/2
/3
/4
/5
/6
/8
/10
/12
输出禁用描述
银行1和银行2的输出可以单独放
到HOLD -OFF或高阻抗状态。组合
的Output_Mode和DIS [ 1:2 ]输入确定时钟
输出“状态，每个银行。当该DIS [ 1:2 ]为LOW时，
相应银行的输出将被启用。当
DIS [ 1:2 ]为高电平时，该行的输出将被禁用，以
高阻抗（Hi -Z ）或HOLD - OFF状态取决于
在Output_Mode输入。
表3
定义输出禁用
功能。
在保持关闭状态，意在省电功能。
输出银行被禁止在保持关闭状态的
最多6输出的时钟周期从该时刻时
禁止输入（DIS [ 1:2 ] ）为高电平。如果禁用该
HOLD -OFF状态时，输出驱动至逻辑低状态的
其下降沿。这确保时钟都停止输出
无毛刺。当输出银行被禁止为Hi-Z状态，
输出相应的银行会立即去HI -Z 。
表3. DIS [ 1 ： 2 ]引脚功能
Output_Mode
HIGH / LOW
高
低
MID
DIS [ 1:2 ] / FBDIS
低
高
高
X
输出模式
启用
高阻
HOLD -OFF
工厂测试
文件编号： 38-07271牧师* B
第3 9
[+ ]反馈
RoboClockII 少年
CY7B9930V
CY7B9940V
绝对最大条件
（以上其中有用寿命可能受到损害。对于用户指南 -
线，没有测试。 ）
储存温度
.....................................40
°
C至+ 125
°
C
环境温度与功耗的应用
..40
°
C至+ 125
°
C
电源电压对地电位
.................0.5V
至+ 4.6V
直流输入电压
..........................................0.3V
到V
CC
+0.5V
输出电流为输出（ LOW ） ............................. 40毫安
静电放电电压............................................ >2000V
（每MIL -STD -883方法3015 ）
闩锁电流.............................................. ...... > ± 200毫安
工作范围
范围
广告
产业
环境温度
0
°
C至+70
°
C
–40
°
C至+ 85
°
C
V
CC
3.3V
±10%
3.3V
±10%
电气特性
在整个工作范围
参数
V
OH
V
OL
I
OZ
V
IH
描述
LVTTL高压QFA [ 0 ： 1 ] [1 ： 2 ] Q [ A：B ] [0 ： 1 ]
LOCK
LVTTL低压QFA [ 0 ： 1 ] [1 ： 2 ] Q [ A：B ] [0 ： 1 ]
LOCK
高阻态泄漏电流
LVTTL输入高
FBKA + ， REF [A ： B] ±
REFSEL ，
DIS [1： 2]
V
IL
LVTTL输入低
FBKA + ， REF [A ： B] ±
REFSEL ，
DIS [1： 2]
I
I
I
lH
LVTTL V
IN
＆ GT ; V
CC
LVTTL输入高
当前
LVTTL输入低
当前
FBKA + ， REF [A ： B] ±
FBKA + ， REF [A ： B] ±
REFSEL ，
DIS [1： 2]
FBKA + ， REF [A ： B] ±
REFSEL ，
DIS [1： 2]
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
V
IN
= V
CC
V
IN
= V
CC
/2
V
IN
= GND
–
–50
–200
V
CC
= GND ，V
IN
= 3.63V
V
CC
=最大，V
IN
= V
CC
V
IN
= V
CC
V
CC
=最大，V
IN
= GND
分钟。 < V
CC
<最大。
分钟。 < V
CC
<最大。
测试条件
V
CC
=最小值，我
OH
= -30毫安
I
OH
= -2毫安，V
CC
=最小值。
V
CC
=最小值，我
OL
= 30毫安
I
OL
= 2毫安， V
CC
=最小值。
分钟。
2.4
2.4
–
–
–100
2.0
2.0
–0.3
–0.3
–
–
–
–500
–500
马克斯。
–
–
0.5
0.5
100
V
CC
+0.3
V
CC
+0.3
0.8
0.8
100
500
500
–
–
单位
V
V
V
V
A
V
V
V
V
A
A
A
A
A
LVTTL兼容输出引脚（ QFA [ 0 ： 1 ] [1 ： 4 ] Q [ A：B ] [0 ： 1 ] ， LOCK ）
LVTTL兼容输入引脚（ FBKA ， ± REFA ， REFB ± ， REFSEL ， DIS [1 ： 2 ] ）
I
lL
3电平输入引脚（的FBD [ 0 ： 1 ] ， FS ， Output_Mode ）
V
IHH
V
IMM
V
生病
I
IHH
I
IMM
I
生病
三电平输入HIGH
[4]
三电平输入MID
[4]
三电平输入低电平
[4]
三电平输入
HIGH CURRENT
三电平输入
目前的MID
三电平输入
低电流
三电平输入引脚
三电平输入引脚
三电平输入引脚
0.87*V
CC
0.47*V
CC
–
0.53*V
CC
0.13*V
CC
200
50
–
V
V
V
A
A
A
LVDIFF输入引脚（ REF [A ： B] ± ）
V
差异
V
IHHP
V
ILLP
V
COM
输入差分电压
最高输入高电压
最低输入电压低
共模范围（交叉电压）
400
1.0
GND
0.8
V
CC
V
CC
V
CC
– 0.4
V
CC
mV
V
V
V
注意：
4.这些输入通常连接到V
CC
， GND或悬空（实际阈值电压变化为V的百分比
CC
） 。内部终端电阻持有
未连接的输入在V
CC
/ 2 。如果这些输入被切换时，输出的功能和定时可以毛刺和PLL可能需要额外吨
LOCK
之前的所有数据表限制的时间得以实现。
文件编号： 38-07271牧师* B
第4页第9
[+ ]反馈
RoboClockII 少年
CY7B9930V
CY7B9940V
电气特性
在工作范围（续）
参数
I
CCI
I
CCN
描述
内部工作
当前
输出电流
功耗/对
[6]
CY7B9930V
CY7B9940V
CY7B9930V
CY7B9940V
V
CC
=最大，
C
负载
= 25 pF的，
R
负载
= 50Ω在V
CC
/2,
f
最大
测试条件
V
CC
=最大值，女
MAX[5]
分钟。
–
–
–
–
马克斯。
200
200
40
50
单位
mA
mA
mA
mA
工作电流
电容
参数
C
IN
描述
输入电容
测试条件
T
A
= 25
°
C，F = 1兆赫，V
CC
= 3.3V
分钟。
–
马克斯。
5
单位
pF
开关特性
在整个工作范围
[7, 8, 9, 10, 11]
CY7B9930 / 40V - 2 CY7B9930 / 40V - 5
参数
f
in
f
OUT
t
SKEWPR
t
SKEWBNK
t
SKEW0
t
SKEW1
t
CCJ1-3
时钟输入频率
时钟输出频率
符合条件的，对偏移
[12, 13]
Intrabank
SKEW
[12, 13]
输出输出偏移（同频同相，上升上升，下降
落）
[12, 13]
输出输出偏移（同频同相，其他银行在
不同的频率，上升上升，下降下降）
[12, 13]
周期到周期抖动（由1输出分频，
FB = 1分频，2，3 ）
周期到周期抖动（由1输出分频，
FB =除以4，5， 6，8 ，10， 12）的
传播延迟，楼盘到FB崛起
两者之间的传播延迟差异
REF输入（脉冲宽度
REF输入（脉冲宽度
HIGH ）
[15]
低）
[15]
器件
[14]
描述
CY7B9930V
CY7B9940V
CY7B9930V
CY7B9940V
分钟。
12
24
12
24
–
–
–
–
–
马克斯。
100
200
100
200
185
200
250
250
150
分钟。
12
24
12
24
–
–
–
–
–
马克斯。
100
200
100
200
185
250
550
650
150
单位
兆赫
兆赫
兆赫
兆赫
ps
ps
ps
ps
ps
峰值 -
PEAK
ps
峰值 -
PEAK
ps
ps
ns
ns
ns
ms
s
t
CCJ4-12
–
100
–
100
t
PD
t
PDDELTA
t
REFPWH
t
REFPWL
t
r
/t
f
t
LOCK
t
RELOCK1
–250
–
2.0
2.0
0.15
–
–
250
200
–
–
2.0
10
500
–500
2.0
2.0
0.15
–
–
500
200
–
–
2.0
10
500
输出上升/下降时间
[16]
从加电到PLL锁定时间
PLL重新锁定时间（从相同的频率，不同的相位）与
稳定的电源供应器
注意事项：
5. I
CCI
测量与存储区1和FB银行进行配置，以在最大运行频率（F
喃
= 100兆赫CY7B9930V ，女
喃
= 200兆赫
CY7B9940V ），以及所有其它时钟输出银行在半最大频率运行。 FS和OUTPUT_MODE被断言为高电平状态。
6.这是依赖于频率和被加载的银行产出数量。该值指示我最大
CCN
在最大频率和最大
25 pF的负载端接至50Ω在V
CC
/2.
7.这是用于非三电平输入。
8.假设25 pF的最大。负载电容高达185兆赫。在200 MHz的最大负载为10 pF的。
一对9.两个输出必须终止，即使只有一个正在使用。
10.每个包装必须正确去耦。
11.交流参数是在1.5V测量，除非另有说明。
12.测试载荷C
L
= 25 pF的，终止于V
CC
/ 2与50Ω 。
13.斜交被定义为间最早和的量，同相位延迟已被选择时，所有输出中的最新输出过渡时间
所有输出都装有25 pF和正确终止高达185兆赫。在200 MHz的最大负载为10 pF的。
14.保证的统计相关性。最初和之后的任何设计或工艺变化，可能影响这些参数进行测试。
15.测试开始后任何设计或工艺变化，可能会影响这些参数。
16.上升和下降时间是2.0V和0.8V之间测量。
文件编号： 38-07271牧师* B
第5 9
[+ ]反馈
QQ：2880707522 复制
