【CY22150一PLL通用闪存可编程我2C可编程时钟发生器特点■■■■■■■■■集成锁相环（PLL）】,IC型号CY3695,CY3695 PDF资料,CY3695经销商,ic,电子元器件-51电子网

CY22150

一PLL通用闪存可编程

我

C可编程时钟发生器

特点

■

集成锁相环（PLL）的

商业和工业操作

可编程闪存

现场可编程

两线I

C接口

低偏移，低抖动，高精度输出

3.3 V工作电压为2.5 V输出选项

16引脚TSSOP

■

非易失性可重编程技术可以很容易定做

化，快速周转的设计变更和产品

性能增强，更好的库存控制。

部件可以被重新编程到100倍，从而减少

自定义零件库存，并提供一个简单的方法

升级现有的设计。

该CY22150可以在包级别进行编程。

内部样品和原型数量的编程

可使用CY3672开发工具包。生产

数量可通过赛普拉斯增值distri-

bution使用第三方程序员BP的合作伙伴，或

微，希洛系统，以及其他。

该CY22150提供了一个业界标准接口

易挥发，系统级的独特的频率定制与

选项。串行编程和重编程允许快速

设计变更和产品改进，消除

库存的旧的设计部分，并简化了制造。

高性能适用于商业，工业，

网络，电信和其他一般用途。

在标准和低功率系统应用程序的兼容性。

行业标准包装节省了电路板空间。

输出频率范围

特定网络阳离子

现场可编程

可编程串行

商业级温度

现场可编程

可编程串行

工业温度

好处

■

内部PLL产生六个输出高达200 MHz 。可以

从外部晶体生成自定义的频率或

一个驱动源。

性能保证需要的应用

扩展级温度范围。

■

产品型号

CY22150KFZXC

输出

输入频率范围

8 MHz到30 MHz的（外部晶振）

1 MHz到133 MHz的（驱动时钟）

8 MHz到30 MHz的（外部晶振）

1 MHz到133 MHz的（驱动时钟）

80千赫至200兆赫（ 3.3V）

80 KHz到MHz的166.6 （ 2.5 V ）

80 kHz到166.6兆赫（ 3.3 V ）

80千赫至150兆赫（ 2.5V）

CY22150KFZXI

逻辑框图

LCLK1

分频器

银行1

XIN

XOUT

LCLK2

交叉点

开关

矩阵

LCLK3

LCKL4

OSC 。

VCO

PLL

分频器

2银行

CLK5

CLK6

SDAT

I2C

接口

SCLK

控制

VDD

VSS

AVDD AVSS VDDL VSSL

赛普拉斯半导体公司

文件编号： 38-07104牧师* K

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的二○一一年三月三十〇日

[+ ]反馈

CY22150

引脚配置................................................ ............. 3

频率计算和寄存器定义........... 4

默认的启动条件为CY22150 .................... 5

频率计算和注册

采用I2C接口................................. 5定义

参考频率................................................ 5 ..

PLL频率，Q计数器[ 42H （ 6..0 ） ....................... 6

PLL频率，P计数器[ 40H （ 1..0 ） ] ，

[41H(7..0)], [42H(7) ..................................................... 6

PLL后分频选项[ 0CH （ 7..0 ） ]，[ 47H （ 7..0 ） 7 .......

电荷泵设置[ 40H （ 2..0 ） .............................. 7

时钟输出设置： CLKSRC -

时钟输出矩阵开关

[44H(7..0)], [45H(7..0)], [46H(7..6)] ............................. 8

测试，保留和空白寄存器.......................... 8

I2C接口时序............................................... .......... 9

数据有效................................................ .................... 9

数据帧................................................ ................. 9

应答脉冲................................................ ..... 9

应用................................................. ................... 11

控制抖动................................................ ........ 11

绝对最大条件..................................... 12

推荐工作条件.......................... 12

直流电气特性........................................ 12

AC电气特性........................................ 13

器件特性................................................ ... 13

订购信息................................................ ...... 14

可能的配置............................................. 14

订购代码定义......................................... 15

包图................................................ ............ 15

与缩略语................................................. ....................... 16

文档约定................................................ 16

计量单位............................................... ........ 16

文档历史记录页............................................... .. 17

销售，解决方案和法律信息...................... 18

全球销售和设计支持....................... 18

产品................................................. ................... 18

的PSoC解决方案................................................ ......... 18

文件编号： 38-07104牧师* K

第18页2

[+ ]反馈

CY22150

引脚配置

图1. 16引脚TSSOP

XIN

VDD

AVDD

SDAT

AVSS

VSSL

LCLK1

LCLK2

XOUT

CLK6

CLK5

VSS

LCLK4

VDDL

SCLK

LCLK3

表1.引脚定义

名字

XIN

数

描述

参考输入。由晶体（ 8 MHz至30 MHz）或外部时钟（ 1 MHz至133 MHz）的驱动。

可编程输入负载电容器允许在选择晶振最大的灵活性，

无论制造商，工艺，性能或质量

3.3 V电源电压

3.3 V模拟电源供电

串行数据输入

模拟地

LCLK地

可配置的时钟输出1在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出2在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出3在V

DDL

水平（ 3.3 V或2.5 V ）

串行时钟输出

LCLK电源电压（ 2.5 V或3.3 V ）

可配置的时钟输出4在V

DDL

水平（ 3.3 V或2.5 V ）

地

可配置的时钟输出5 （ 3.3 V ）

可配置的时钟输出6 （ 3.3 V ）

参考输出

VDD

AVDD

SDAT

AVSS

VSSL

LCLK1

LCLK2

LCLK3

SCLK

VDDL

LCLK4

VSS

CLK5

CLK6

XOUT

[1]

记

如果XIN由外部时钟源驱动1.浮动XOUT 。

文件编号： 38-07104牧师* K

第18页3

[+ ]反馈

CY22150

频率计算和寄存器定义

该CY22150是有四个极其灵活的时钟发生器

是用来确定最终的输出基本变量

频率。它们是输入参考频率（REF ），则

内部计算的P和Q分频器和后分频器，其

可以是固定的或计算的值。有三个公式来

确定一个CY22150基于最终输出频率

设计：

■

CLK = （（ REF * P） / Q） /后分频器

CLK = REF /后分频器

CLK = REF 。

基本锁相环的方框图中示出

图2中。

每个

对CY22150 6个时钟输出，共有七路输出的

向它提供的选项。有六分后选择

可用： / 2 （其中两个）， / 3 / 4 / DIV1N和/ DIV2N 。 DIV1N

和DIV2N独立地计算并应用到

单独的输出组。后分频选项可以应用

于计算的VCO频率（（REF ×P） / Q）或到REF

直接。

除了6的后置分频器的输出选项，第七

选择绕过PLL和直接传递REF到

矩阵开关。

对CY22150 PLL图2.基本框图

DIV1N [ OCH ]

DIV1SRC [ OCH ]

q全

DIV1CLK

REF

(Q+2)

[42H]

PTOTAL

(2(PB+4)+PO)

[40H], [41H], [42H]

DIV2CLK

PFD

VCO

/DIV1N

CLKSRC

交叉点

开关矩阵

[44H]

[44H,45H]

分频器银行1

分频器银行2

/DIV2N

[45H]

[45H,46H]

[45H]

LCLK1

LCLK2

LCLK3

LCLK4

CLK5

CLK6

DIV2SRC [ 47H ]

DIV2N [ 47H ]

CLKOE [ 09H ]

文件编号： 38-07104牧师* K

第18页4

[+ ]反馈

CY22150

默认的启动条件为CY22150

该设备的缺省（编程）条件通常设定

由分销商谁的程序使用客户的设备

通过CyClocksRT产生特定的JEDEC文件。零件运

从工厂的空白，未编程。在这种条件下，

所有位都设置为0 ，所有的输出三态，并且晶体

振荡电路处于活动状态。

虽然你可以开发自己的子程序进行编程的任何或

所有在下面几页中描述的各个寄存器，它

可能是更容易使用CyClocksRT以产生所需

寄存器设置文件。

该CY22150的串行接口地址为69H 。如果有一个

在您的系统中的其他设备发生冲突，那么这也可以

使用CyClocksRT改变。

表2

列出了我

I2C寄存器及其定义。具体

寄存器定义和允许值如下所列。

参考频率

该REF可以是晶体或驱动频率。对于晶体，

频率范围必须是8兆赫和30兆赫之间。对于

驱动频率，频率范围必须在1 MHz范围

和133兆赫。

使用晶体作为参考输入

该CY22150的输入晶体振荡器是一个重要的

由于柔韧性特征，它允许用户在选择

水晶作为参考源。输入振荡器具有可编程

获得，允许与参考晶体的最大兼容性，

无论制造商，工艺，性能和质量。

可编程晶体振荡器的输入增益设置

输入晶体振荡器增益（ XDRV ）由两比特控制

在寄存器12H ，并根据设定的

表3

第6页上的

参数控制增益晶振频率，

内部晶体寄生电阻（ESR ，可从

制造商），并在晶体启动的CapLoad设置。

3位和第4寄存器12H的控制输入晶体振荡器增益

设置。第4位是设置的MSB ，而第3位为LSB 。该

设置根据编程

表3

6.所有其他网页

寄存器位保留，应编程为

所示

表4

第6页。

使用外部时钟作为参考输入

该CY22150还接受外部时钟作为参考，与

速度高达133 MHz的。与外部时钟时， XDRV

（寄存器12H）位必须根据设置

表5

第6页。

频率计算和注册Defini-

使用I系统蒸发散

C接口

该CY22150提供了一个业界标准串行接口

易挥发，在系统编程的独特的频率和

选项。串行编程和重编程允许快速

设计变更和产品改进，消除

库存的旧的设计部分，并简化了制造。

在我

C接口提供了动荡的编程。这意味着

当目标系统断电时， CY22150回复

到其预我

状态，如上定义（编程或外部器件了

编程）。当系统电源再次备份时，我

寄存器必须再次重新配置。

在CY22150可编程的所有寄存器与解决

8位寄存器，包含8个数据位。该CY22150是奴隶

设备与1101001 （ 69H ）地址。

表2.汇总表 - CY22150可编程寄存器

09H

OCH

12H

13H

40H

41H

42H

44H

45H

46H

47H

DIV2SRC MUX和

DIV2N分

描述

CLKOE控制

DIV1SRC MUX和

DIV1N分

输入晶体振荡器

传动控制

输入负载电容

控制

电荷泵和PB

计数器

PO计数器，计数器Q

交叉点开关

矩阵控制

DIV1SRC

CapLoad

(7)

PB(7)

DIV1N(6)

CapLoad

(6)

PB(6)

Q(6)

CLK5

DIV1N(4)

XDRV(1)

CapLoad

(4)

Pump(2)

PB(4)

Q(4)

LCLK4

DIV1N(3)

XDRV(0)

CapLoad

(3)

Pump(1)

PB(3)

Q(3)

LCLK3

DIV1N(2)

CapLoad

(2)

Pump(0)

PB(2)

Q(2)

LCLK2

DIV1N(1)

CapLoad

(1)

PB(9)

PB(1)

Q(1)

LCLK1

DIV1N(0)

CapLoad

(0)

PB(8)

PB(0)

Q(0)

CLK6

DIV1N(5)

CapLoad

(5)

PB(5)

Q(5)

CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1

对于LCLK1的LCLK1的LCLK1的LCLK2的LCLK2的LCLK2的LCLK3的LCLK3

CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2

对于LCLK3的LCLK4的LCLK4的LCLK4的CLK5的CLK5的CLK5的CLK6

CLKSRC1 CLKSRC0

对于CLK6的CLK6

DIV2SRC

DIV2N(6)

DIV2N(5)

DIV2N(4)

DIV2N(3)

DIV2N(2)

DIV2N(1)

DIV2N(0)

文件编号： 38-07104牧师* K

第18页5

[+ ]反馈

CY22050,

CY220501

一PLL通用

Flash的可编程时钟发生器

特点

■

- 80 kHz至200 MHz的（ 3.3 V ）

- 80 kHz至166.6兆赫（ 2.5V）

工业温度

- 80 kHz至166.6兆赫（ 3.3 V ）

- 80 kHz至150 MHz的（ 2.5 V ）

集成锁相环（PLL）的

商业和工业操作

闪存编程

现场可编程

低偏移，低抖动，高精度输出

3.3 V工作电压为2.5 V输出选项

16引脚TSSOP封装（ CY22050 ）

16引脚TSSOP封装，镍钯金铅涂层（ CY220501 ）

输入工频突变范围：

- 8兆赫， 30兆赫（外部晶振）

- 1兆赫， 133兆赫（驱动时钟）

功能说明

该CY22050是使用可编程时钟发生器

网络，

电信，

数据通信，

和

其他

通用的应用程序。该CY22050提供了多达六个

采用16引脚TSSOP封装配置输出，运行过一个3.3 V

电源。片上基准振荡器被设计为运行

过了8-30 MHz晶振或1-133 - MHz的外部时钟信号。

该CY22050有一个单一的PLL驱动6个可编程输出

时钟。输出时钟从PLL或衍生

参考频率（ REF ）。输出后分频器可用于

要么。四输出的可设置为3.3V或2.5V，使用

在各种各样的便携式和低功耗的应用。

该CY220501是镍钯金铅完成的CY22050 。

■

输出工频突变范围：

商业级温度

逻辑框图

LCLK1

分频器

银行1

产量

SELECT

矩阵

VCO

PLL

分频器

2银行

CLK5

CLK6

LCLK2

LCLK3

LCLK4

XIN

XOUT

OSC 。

VDD

AVDD AVSS

VSS

VDDL

VSSL

PWRDWN

赛普拉斯半导体公司

文件编号： 38-07006牧师* I

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年2月9日

[+ ]反馈

CY22050,

CY220501

引脚配置

图1. 16引脚TSSOP

XIN

VDD

AVDD

PWRDWN

AVSS

VSSL

LCLK1

LCLK2

XOUT

CLK6

CLK5

VSS

LCLK4

VDDL

LCLK3

表1.引脚定义

名字

XIN

引脚数

描述

参考输入。由晶体（ 8兆赫， 30兆赫）或外部时钟（ 1兆赫， 133兆赫）驱动。

可编程输入负载电容允许最大的灵活性来选择晶体的基础上，

制造商，工艺，性能或质量。

3.3 V电源电压

3.3 V模拟电源供电

断电。当4脚为低电平，将CY22050进入关机模式。

模拟地

LCLK地

可配置的时钟输出1在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出2在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出3在V

DDL

水平（ 3.3 V或2.5 V ）

输出使能。当10脚为低电平，所有输出三态。

LCLK电源电压（ 2.5 V或3.3 V ）

可配置的时钟输出4在V

DDL

水平（ 3.3 V或2.5 V ）

地

可配置的时钟输出5 （ 3.3 V ）

可配置的时钟输出6 （ 3.3 V ）

参考输出

VDD

AVDD

PWRDWN

[1]

AVSS

VSSL

LCLK1

LCLK2

LCLK3

[1]

VDDL

LCLK4

VSS

CLK5

CLK6

XOUT

[2]

笔记

1. CY22050没有内部上拉或下拉电阻。 PWRDWN和OE管脚需要被驱动的适当或连接到电源或接地。

如果XIN由外部时钟源驱动2.浮动XOUT 。

文件编号： 38-07006牧师* I

第11 2

[+ ]反馈

CY22050,

CY220501

现场编程的CY22050F

该CY22050被编程在封装级，也就是说，在一个

编程插座之前，在PCB上安装。该CY22050

在闪存技术为基础的，所以部分可以被重新编程了

到100次。这样就可以快速，方便的设计变更和

产品更新，并消除旧的任何问题，

过时库存。

样品和小批量样机可以进行编程，

在CY3672程序员。赛普拉斯增值分销

从BP微的合作伙伴和第三方编程系统

系统，希洛系统，以及其他可用于

大批量生产。

应用

控制抖动

相位噪声，长期：抖动在许多方面，包括定义

抖动，逐周期抖动，周期抖动，绝对抖动，并阻止 -

ministic抖动。这些抖动术语在RMS计通常给出，

峰 - 峰值，或者在相位噪声DBC /赫兹的情况下，相对于

到的基频。实际的抖动是依赖于XIN

抖动和边沿速率，主动输出的数量，输出

频率，V

DDL

（2.5V或3.3V），温度和输出负载。

电源噪声和时钟输出负载有两个主要的

时钟抖动的系统资源。电源噪声可以是

通过适当的电源去耦（ 0.1μF的陶瓷缓解

帽）的时钟，并确保一个低阻抗接地的

芯片。减少电容时钟输出负载为最小

降低了在时钟边沿的电流尖峰，从而减少抖动。

还原活性的输出的总数还降低了抖动

以线性的方式。然而，最好是用两个输出，以驱动

不是一个输出两路负载驱动两个负载。

率和幅值，以使PLL校正VCO频率

直接关系到抖动性能。如果速度过慢，则

长期的抖动和相位噪声较差。因此，为了提高

长期抖动和相位噪声，减小Q以一个最小是

可取的。这种技术可以提高阶段的速度

频率检测器，从而驱动的输入电压

VCO。以类似的方式，增加P ，直到VCO接近其

最大额定转速也降低了长期的抖动和相位

噪声。例如： 12 MHz输入参考;所需的输出

频率33.3兆赫。有人可能会在到达以下

溶液：设定Q = 3，P = 25，邮政股利= 3。但是，最好的抖动

结果是Q = 2 ， P = 50 ，邮政股利= 9 。

有关更多信息，请参考应用笔记， “在抖动

基于PLL的系统：原因，影响和解决方案， “可

http://www.cypress.com

（点击“使用说明” ），或

请联系您当地的赛普拉斯现场应用工程师。

CyberClocks 软件

CyberClocks是一种易于使用的软件应用程序，允许

用户自定义配置的CY22050 。在CyberClocks ，

选择CyClocksRT

工具。用户可以指定REF ， PLL

频率，输出频率和/或后分频器，和不同

功能选项。 CyClocksRT输出行业标准

用于编程CY22050 DEC文件。

CyClocksRT可以下载免费的

赛普拉斯网站：

http://www.cypress.com 。

安装和运行它

任何一台电脑上运行Windows操作系统。

CY3672开发工具包

赛普拉斯CY3672开发套件配套提供

所需要的一切设计与CY22050和程序

样品和小批量的原型。该工具包自带的

CyClocksRT的最新版本和一个小型便携式编程器

连接到PC上的即时编程定制

频率。

CyClocksRT的DEC文件输出可被下载到

便携式编程器进行小批量的编程，或使用

以生产编程系统体积较大。

文件编号： 38-07006牧师* I

第11 3

[+ ]反馈

CY22050,

CY220501

CY22050频率计算

该CY22050是最多一个非常灵活的时钟发生器

六个独立的输出，从集成的PLL产生的。

有用于确定最终输出四个变量

频率。它们分别是：所述输入REF时， P和Q分频器以及

后分频器。的三个基本公式，用于确定

的CY22150为基础的设计最终的输出频率为：

■

并且可以是彼此独立的。后分频选项

可以应用到计算出的PLL频率或到REF

直接。

除了6的后置分频器选项，第七选项

绕过PLL和直接传递REF的交叉点

切换矩阵。

CLK = （（ REF * P） / Q） /后分频器

CLK = REF /后分频器

CLK = REF

时钟输出设置：交叉点开关

矩阵

每6个时钟输出可以来自任何七个独特

频率源。交叉点开关矩阵定义了

源被连接到每个单独的时钟输出。虽然

似乎有无限数量的分频选项，

存在必须加以考虑时，一些规则

选择分频选项。

基本锁相环的方框图中示出

图2中。

每个

6个时钟输出，一共有七个输出选项可用

它。有六分后选项：/ 2 （其中两个）， / 3 / 4 ，

/ DIV1N和DIV2N 。 DIV1N和DIV2N是分开计算

图2.基本的PLL框图

分频器银行1

/DIV1N

LCLK1

LCLK2

LCLK3

交叉点

开关

矩阵

REF

PFD

VCO

分频器银行2

LCLK4

CLK5

CLK6

/DIV2N

表2.时钟输出定义

时钟输出分频器

无

/DIV1N

/DIV2N

定义及注意事项

时钟输出源的参考输入频率

时钟输出使用从分频器银行所生成的/ DIV1N选项DIV1N 1.允许的值是4到127 。

如果分频器银行1不被使用，设定DIV1N到8 。

时钟输出使用从分频器银行1.固定/ 2选项如果使用此选项， DIV1N必须能被4整除。

时钟输出使用固定/ 3选择从分频器银行1.如果该选项用于设置DIV1N 6 。

时钟输出使用从分频器银行所生成的/ DIV2N选项DIV2N 2.允许的值是4到127 。

如果分频器银行2不被使用，设定DIV2N到8 。

时钟输出使用从分频器银行2.固定/ 2选项如果使用此选项， DIV2N必须能被4整除。

时钟输出2使用从分频器银行2.固定/ 4选项如果使用此选项， DIV2N必须能够被8整除。

文件编号： 38-07006牧师* I

第11 4

[+ ]反馈

CY22050,

CY220501

参考晶振输入

该CY22050的输入晶体振荡器是一个重要的

由于柔韧性特征，它允许用户在选择

晶体作为参考时钟源。该振荡器逆变器

可编程的增益，从而允许具有最大的相容性

参考晶体，是根据制造商，处理

性能和质量。

的输入端的负载电容器的值以8位来确定

在一个可编程的寄存器中。总的负载电容来确定

通过下式：

CapLoad = （C

– C

BRD

– C

芯片

） /0.09375 pF的

在CyClocksRT ，进入液晶电容（C

）。的值

CapLoad被自动确定，并编入

CY22050.

如果您需要更好地控制CapLoad值，考虑

使用CY22150为串行配置和控制

输入负载电容。对于外部时钟源，默认为

输入负载电容放置在CY22050死亡减少

外部元件成本。这些电容是真实的

平行板电容器，旨在降低频移

时所发生的非线性负载电容是受负荷，

偏置，电源和温度变化。

晶振驱动电平与电源

水晶指定接受的最大驱动电平。

一般情况下，较大的晶体可以接受更多的权力。该驱动电平

说明书中的表是一个普通的上限为

功率由振荡器电路中的CY22050驱动。

对于给定的电压摆动，在晶体中的功率耗散是

正比于ESR和正比于晶体的平方

频率。（请注意，实际的ESR ，有时远小于

由晶振制造商指定的值。）电源也

几乎正比于C的方

功率可以降低到小于在该DL规范

在下表中选择一个降频晶体低C

与低R

（ESR）。

绝对最大条件

参数

DDL

电源电压

I / O电源电压

储存温度

[3]

结温

封装功耗，商用温度

封装功耗，工业温度

数字输入

数字输出简称V

DDL

ESD

每个静电放电电压MIL- STD- 833 ，方法3015

– 0.3

描述

民

–0.5

–65

最大

7.0

125

450

380

+ 0.3

DDL

+0.3

2000

单位

°C

推荐工作条件

参数

VDDL

负载

REFD

REFC

工作电压

商业环境温度

周围的工业温度

马克斯。负载电容， V

DDL

= 3.3 V

马克斯。负载电容， V

DDL

= 2.5 V

驱动REF

水晶REF

上电时所有V

指定s到到达最低

电压（功率坡道必须是单调）

0.05

描述

民

3.135

2.375

–40

典型值。

3.3

2.5

最大

3.465

2.625

133

500

单位

°C

兆赫

记

3.额定10年

文件编号： 38-07006牧师* I

第11个5

[+ ]反馈

CY25200

可编程扩频

时钟发生器减少电磁干扰

特点

■

好处

■

宽工作输出（ SSCLK ）频率范围

3-200 MHz的

可编程扩频与标称31.5千赫

调制频率

中心差： ± 0.25％ ±2.5 ％

向下传播： -0.5 ％至-5.0 ％

输入频率范围

外部晶振： 8-30兆赫的基本晶体

外部参考： 8-166 MHz的时钟

集成锁相环（PLL）的

可编程晶体负载电容调谐阵列

低周期到周期抖动

具有2.5V输出时钟驱动器选项3.3V工作电压

扩频和关闭功能

掉电或输出使能功能

输出频率选择选项

现场可编程

封装： 16引脚TSSOP

适用于大多数的PC外设，网络和消费

应用程序。

提供广泛流传百分比最高的EMI

降低以满足监管机构的电磁

兼容性（EMC ）要求。减少了开发和

制造成本和产品上市时间。

省去了昂贵和难于使用高

为了晶体。

内部PLL产生高达200 MHz的输出;也产生

自定义的频率由外部晶振或驱动源。

使输出时钟频率，通过调节微调

负载

的晶体。无需外部C

负载

电容器。

在标准和低功率系统应用程序的兼容性。

提供能力来启用或禁用扩频用

外部引脚。

能够实现低功耗状态或输出时钟高阻状态。

可快速生成样品原型数量。

■

逻辑框图

分频器

银行1

产量

SELECT

矩阵

VCO

SSCLK1

SSCLK2

SSCLK3

XIN / CLKIN 1

XOUT

OSC 。

SSCLK4

XIN

PLL

分频器

2银行

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

VDD

AVDD

AVSS

VSS

VDDL

VSSL

CP0

CP1

赛普拉斯半导体公司

文件编号： 38-07633牧师* D

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2007年12月11日

[+ ]反馈

CY25200

引脚配置

图1.引脚图

概述

该CY25200是一个扩频时钟发生器（ SSCG ） IC

用于减少电磁干扰（EMI），发现在

今天的高速数字电子系统。

该器件采用了赛普拉斯专有的锁相环

（ PLL）和扩频时钟（ SSC ）技术

合成并调制输入时钟的频率。通过

频率调制时钟，测量的电磁干扰的基波

精神和谐波频率被大大降低。这

减少辐射能量显著降低成本

监管机构的要求（ EMC）和符合

提高了产品上市时间，而不会降低系统perfor-

曼斯。

该CY25200采用工厂和现场可编程组态

日粮存储器阵列合成输出频率，传播％，

晶体负载电容，时钟控制管脚， PD ＃和OE选项。

表1.引脚一览

名字

XIN

XOUT

VDD

AVDD

VSS

AVSS

VDDL

VSSL

SSCLK1

SSCLK2

SSCLK3

SSCLK4

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

CP0

[1]

CP1

[1]

引脚数

蔓延％是工厂和现场可编程为中心

传播或向下扩散与传播的各种比例。该

范围为中心的传播为± 0.25％ ± 2.50 ％。的范围为

倒价差为-0.5 ％至-5.0 ％。联系工厂

较小或较大的扩散％的量，如果需要的话。

输入到CY25200可以是一个晶体或时钟信号。该

输入频率范围为晶体是8-30 MHz和时钟

信号为8-166 MHz的。

该CY25200有6个时钟输出， SSCLK1到SSCLK6 。该

调频SSCLK输出与编程

3-200 MHz的。

该CY25200产品采用16引脚TSSOP封装

包，以0至市售的工作温度范围

70°C.

描述

晶振输入或参考时钟输入

晶振输出。

离开这个引脚悬空，如果使用外部时钟

数字逻辑和SSCLK5和6时钟驱动器3.3V电源

3.3V模拟PLL电源

地

模拟地

对于SSCLK1 / 2 /3/4的时钟驱动器2.5V或3.3V电源

VDDL电源地

在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）

可编程扩频时钟或缓冲基准输出VDD电平

（ 3.3V ）或控制引脚， CP2

可编程扩频时钟或缓冲基准输出VDD电平

（ 3.3V ）或控制引脚， CP3

控制引脚0

控制引脚1

记

1.引脚可以编程为以下任一控制信号： OE ：输出使能， OE = 1 ，所有的SSCLK输出状态; PD ＃：掉电， PD ＃ = 0时，所有的

SSCLK输出三态，器件进入低功耗状态; SSON ：扩频控制（ SSON = 0 ，没有传播和SSON = 1 ，扩展信号），

CLKSEL ： SSCLK输出频率选择。请参阅

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

为控制引脚编程选项。

文件编号： 38-07633牧师* D

第12页2

[+ ]反馈

CY25200

表2.修正功能引脚

引脚功能

引脚名称

针＃

单位

计划价值

CLKSEL = 0

计划价值

CLKSEL = 1

输出时钟功能和频率

SSCLK1

兆赫

进入

数据

进入

数据

SSCLK2

兆赫

进入

数据

进入

数据

SSCLK3

兆赫

进入

数据

进入

数据

SSCLK4

兆赫

进入

数据

进入

数据

进入

数据

进入

数据

进入

数据

31.5

输入

频率

XIN和

XOUT

1到16个

兆赫

XIN

和

XOUT

XIN和

XOUT

1到16个

传播

百分

SSCLK [1： 6]

频率

调制

SSCLK [1： 6]

7,8,9,12,14,15 7,8,9,12,14,15

千赫

表3.多功能引脚

针

功能

引脚名称

针＃

单位

计划价值

CLKSEL = 0

计划价值

CLKSEL = 1

输出时钟/ REFOUT / OE / SSON / CLKSEL

SSCLK5/REFOUT/CP2

兆赫

输入数据，

SSCLK6/REFOUT/CP3

兆赫

输入数据，

OE / PD ＃ / SSON / CLKSEL

CP0

不适用

CP1

不适用

节目简介

现场可编程CY25200

该CY25200被编程在封装级，也就是说，在一个

编程接口。该CY25200是基于Flash技术，

这样的部分被重新编程，高达100倍。这允许

快速简便的设计变更和产品更新，以及消除

止数据与旧的和过时的库存中的任何问题。

样品和小批量原型编程的

CY3672编程与CY3695插座适配器。

并确保勾选“非标设备”复选框。为

在登记过程中的详细信息请参阅CY3672

数据表。

有关扩频软件信息

编程解决方案，请联系您当地的赛普拉斯销售

或现场应用工程师（ FAE ），代表了解详情。

工厂可编程CY25200

工厂编程可用于批量制造用

赛普拉斯。所有申请必须提交给本地赛普拉斯

现场应用工程师（ FAE ）或销售代表。该

由代表提供的样品申请表必须是

完成。当请求被处理后，您会收到一个新的

部件编号，样品，并与已编程的数据片

值。这部分号码用于额外的样品的要求

生产订单。

可在对CY25200其他信息

赛普拉斯网站：

www.cypress.com 。

CyberClocks在线软件

CyberClocks 在线软件是一个基于Web的软件应用程序

阳离子，其允许用户自定义配置CY25200 。所有

在给定为“输入数据”的参数被编入

CY25200 。 CyberClocks在线输出行业标准

用于编程CY25200 DEC文件。 CyberClocks

网上可在

www.cyberclocksonline.com

网站

通过用户注册。要注册，填写登记表

文件编号： 38-07633牧师* D

第12页3

[+ ]反馈

CY25200

产品功能

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

有可通过编程的四个控制信号

销4，10 ，14，和15 。

CP0 （引脚4）和CP1 （ PIN10 ）专门设计的功能

作为控制引脚。然而引脚14 （ SSCLK5 / REFOUT / CP2 ）和

15 （ SSCLK6 / REFOUT / CP3 ）是多功能的，并

编程为一个控制信号或输出时钟（ SSCLK或

REFOUT ）。所有的控制引脚， CP0 ， CP1，CP2和CP3是

可编程的，并且被编程为仅具有一个的

以下功能：

■

显示了这是如何实现的例子。该VCO

频率范围是100-400MHz 。该CY25200有两个

独立分频器，分频器1和分频器2.这两个都是装

有提供两个不同的任意数量的2和130之间

但相关的频率，如上所述。

在上面的例子中SSCLK5 （引脚14）和SSCLK6 （引脚15 ）为

作为输出时钟。然而，它们也可以被用作控制

信号。看

科幻gure 3

对于引脚排列。

输入频率（ XIN ，引脚1和XOUT ，引脚16 ）

输入到CY25200是晶体或时钟。在输入频率

昆西范围为晶体是8到30兆赫，并且对于时钟信号是

8至166兆赫。

输出使能（ OE ） - 如果OE = 1 ，所有SSCLK或REFOUT

输出被使能。

SSON ，扩频控制- 1 =蔓延，并

0 =传播关。

CLKSEL - SSCLK输出频率选择

PD ＃，低电平有效，如果PD ＃ = 0时，所有的输出三态

而部分进入低功耗状态。

XIN

和C

XOUT

（引脚1和引脚16 ）

引脚1的负载电容（C

XIN

）和引脚16 （C

XOUT

）是

程序从12 pF到60 pF的0.5 pF的增量。该

这些片上晶体负载电容编程值是

相同的（ XIN = XOUT = 12 60 pF的）。

所需要的值

XIN

和

XOUT

匹配晶体负载

（CL），使用下面的公式计算：

XIN

= C

XOUT

= 2C

– C

其中C

是所指定的水晶晶体负载电容

制造商和C

是寄生电容的PCB 。

例如，如果一个基本的16 MHz的晶体用C

16 pF的是

使用和C

为2 pF的，C

XIN

和C

XOUT

计算公式为：

XIN

= C

XOUT

= （ 2× 16 ） - 2 = 30 pF的。

如果使用的是驱动的参考时钟，集合C

XIN

和C

XOUT

到MIN-

imum值为12 pF的。

最后的控制信号是掉电（PD ＃）即imple-

mented只能通过编程CP0或CP1 （ CP2和CP3

不能被编程为PD ＃）。下面是三个例子

控制引脚：

■

CLKIN = 33 MHz的

SSCLK1 / 2 /3/4 = 100 MHz的± 1 ％的利差

SSCLK 5 = REFOUT （ 33兆赫）

CP0 （引脚4 ）= PD ＃

CP1 （引脚10 ） = OE

CP3 （引脚15 ） = SSON

图2.引脚图

33.0MHz

VDD

AVDD

PD ＃

AVSS

VSSL

100MHz

SSON

REFOUT(33.0MHz)

输出频率（ SSCLK1通过SSCLK6

输出）

所有的SSCLK输出由合成该输入产生

使用PLL和调制VCO参考频率

频率。 SSCLK [1： 4]被编程为仅输出时钟

（ SSCLK ）。 SSCLK5和SSCLK6也被编程以

功能相同SSCLK [1： 4]或输入的缓冲副本

参考（ REFOUT ）或它们被编程为控制销

如在控制销部分讨论。使用2.5V输出

上SSCLK驱动选项[ 1 ：4] ， VDDL必须连接到2.5V的

电源（ SSCLK [1： 4]输出由VDDL供电）。

当使用2.5V的输出驱动器的选择，最大输出

频率上SSCLK [1： 4]是166兆赫。

的引脚用于上述实施例中示出

图2中。

VSS

100MHz

VDDL

100MHz

通过SSCLK6传播比例（ SSCLK1

输出）

该SSCLK频率进行编程的任何百分比值

从± 0.25 ％到± 2.5％的中心扩散，从-0.5 ％至

-5.0 ％下调蔓延。

该CLKSEL控制引脚使用户能够改变输出

频率从一个频率到另一个（例如

频率A频率B）。这些都必须与频率

所衍生的离一个共同的VCO频率。例如，

33.333兆赫和66.666兆赫均源自的VCO

400 MHz和它分别除以下跌12和6 。

表4

调频

频率调制被编程为31.5千赫的所有

SSCLK频率从3到200兆赫。与工厂联系，如果

更高的调制频率是必要的。

文件编号： 38-07633牧师* D

第12页4

[+ ]反馈

CY25200

表4.使用时钟选择， CLKSEL控制引脚

输入频率

（兆赫）

14.318

CLKSEL

（引脚4 ）

CLKSEL = 0

CLKSEL = 1

SSCLK1

（引脚7 ）

33.33

66.66

SSCLK2

（引脚8 ）

33.33

66.66

SSCLK3

（引脚9 ）

33.33

66.66

SSCLK4

（引脚12 ）

33.33

66.66

REFOUT

（引脚14）的

14.318

REFOUT

（引脚15 ）

14.318

图3.使用时钟选择， CLKSEL控制引脚配置引脚

14.318MHz

VDD

AVDD

CLKSEL

AVSS

VSSL

33.33/66.66MHz

XOUT

REFOUT(14.318MHz)

VSS

33.33/66.66MHz

VDDL

SSON

33.33/66.66MHz

文件编号： 38-07633牧师* D

第12页5

[+ ]反馈

CY3672

PTG编程工具

特点

支持现场可编程时钟发生器

CY2077FS ， CY2077FZ ， CY22050F ， CY22150F ，

CY22381F ， CY22392F ， CY22393F ， CY22394F ，

CY22395F ， CY25100F ， CY25200F ， CY25701F ， CY25702F

CY23FP12 ， CY26049和CY27EE16

允许快速和容易成型

设计紧凑，便于携带

易于使用的微软

视窗

95 ， 98 ， NT， 2K ， ME ，

XP兼容接口

用户友好的CyberClocks 或CyberClocks在线

软件JEDEC文件发展

功能说明

该CY3672编程工具使任何用户使用一台PC

快速，轻松地进行编程现场可编程时钟Gener-

ators 。唯一的建立要求的电源连接

以及一个并行端口或USB端口（ CY3672 USB）

与PC连接时，如图

图2中。

使用CyClocksRT （嵌入在CyberClocks软件）或

CyberClocks在线，用户可以配置自己的部分给定的

说明书和生成相应的JEDEC文件。在

此外， CyClocksRT软件提供的优化PPM

和功率计算。

JEDEC的文件，然后加载到CY3672软件

与编程器进行通信。该CY3672软件

具有读取和查看EPROM表从一个能力

编程设备。编程流程中概述

图1 。

CY3672 -PRG包内容

并口电缆

AC / DC适配器

·快速入门指南

用户手册

建立

五金

该CY3672编程工具有一个非常简单的设置

过程。如图

图2中，

只有两个连接

所需。程序员必须通过连接到PC的

无论是并行端口或USB端口（ CY3672 USB）和绝

通过AC / DC适配器被迷上了接收功率

以您的标准110V / 220V墙壁插座。当使用

并行端口，在确保并口设置你的

电脑是ECP或EPP 。 CY3672 -PRG或CY3672 -USB是

可单独使用，责令编程基础单元

任何单个插座适配器。

在CY3672 - FTG开发套件

除了CY3672 -PRG内容

三眼插座： CY3695 ， CY3698 ， CY3699

除了CY3672 -USB套件内容

CY3672 -PRG内容

USB驱动程序CD-ROM

USB电缆

C罗C k的S R牛逼

Y 3 6 7 2 S 0 FTW重

P RO克RAM M E

36 72

A D A P之三

Y B è RC振 K·S 0：N林电子

JEDEC

F ILE

B资讯

S TRE一米

图1.编程步骤

赛普拉斯半导体公司

文件编号： 38-07409牧师* F

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2005年10月31日

CY3672

WALL

电源适配器

与PC并行端口

平行线

CY3672

适配器

图2. CY3672编程套件设置向上

图2

是一个特写的插座和示出的正确

方向将设备插入插座。 PIN1应

总是在左下角，如图

网络连接gure 3 。

CyberClocks网上，这是一个基于网络的软件，是

在线提供通过用户注册。它配置

扩频时钟发生器，如CY25100 。

要安装CY3672软件，第一次运行SETUP.EXE安装

必要的DLL到Windows注册表。一旦这样做了，

运行CY3672 * .EXE启动。

当CY3672编程用于在第一时间，它是

要在“类型”模式需要。此模式通过按下设定

程序员箭头键直到看到“TYPE ”

显示在液晶屏上。

软件

建立软件一样建立一样容易

硬件。下载CyberClocks的最新版本，并

CY3672编程软件从我们的网站在

www.cypress.com 。要安装CyberClocks ，解压缩文件，然后

只需运行在CyberClocks文件夹设置了文件。它会

提示了几个问题，然后自我的安装用户。

[1]

图3.设备的方向

注意：

1.请务必在http://www.cypress.com/support检查软件更新。

文件编号： 38-07409牧师* F

第2 6

CY3672

快速入门指南

通过以下步骤来正确地配置和使用

该CY3672 。

一。如果您正在使用一个并行端口，请确保您的并行

端口设置为ECP或EPP在你的电脑的BIOS设置。

连接电源和挂钩并口

到您的计算机和编程。

B 。如果您使用的是USB接口，插入该驱动器的文件光盘，

连接电源，并连接USB电缆

对程序员和PC 。电脑会发现新

硬件，按照向导，并寻找合适

驱动程序从CD- ROM中。

。使用编程箭头按钮来设置

程序员LCD显示为“ TYPE ”

一。安装CyberClocks或上线SSCG注册

产品的配置软件， CyberClocks在线，在

www.cyberclocksonline.com

[2]

B 。安装CY3672的软件，它可以在

赛普拉斯网站www.cypress.com ，到你

计算机。

3.使用CyberClocks或CyberClocks在线生成

JEDEC文件，你想编程的器件。

4.打通CY3672软件：点击开始

菜单>Programs - >Cypress - >CY3672或位置

其中，软件安装。

5.双击该设备上，你想下编程

就在左侧的桧>CyClocksRT菜单

屏幕上，参见图4 。

6.单击“开始”按钮，在弹出的底部

窗口中，见图5 。

7.浏览并选择您创建的JEDEC文件

此前在第4步，单击“打开” 。

8.单击“是”的时候，上载留言屏幕上弹出。

9.当你看到在底部的状态栏中的“完成...... ”

窗口点击“项目IC ”图标右上角

窗口（参见下图）。

10.当你看到一个窗口，用“插座1 ...程序确定。 ”

弹出您已成功编程的设备。

[3]

第10步

第6步

图4. CY3672软件，设备选择页面

注意：

2，报名过程中CyberClocks在线：

一。去CyberClocks在线网站

B 。填写登记表。你需要有一个有效的电子邮件地址由工作相关的电子邮件。

。请一定要勾选“非标准设备”框，在登记表

。请输入您的柏树联系人。

。审批过程可能需要长达48小时。

F。经批准后，用户将收到一封电子邮件，表示请求已被成功处理。

3.有关软件和编程器的所有功能，更详细的信息，请参阅用户手册。

文件编号： 38-07409牧师* F

第3页6

CY3672

STEP 7

第9步

STEP 11

图5. CY3672软件，编程序列

文件编号： 38-07409牧师* F

第4 6

CY3672

插座

要订购额外的插座下面列出的其他设备，

请联系您当地的赛普拉斯FAE或去

http://www.onfulfillment.com/cypressstore并点击

“正时技术。 ”

表1

下面列出了可用的插座

及其相应的设备和配置软件。

表1.可用的插座

插座型号

CY3695

CY3696

CY3697

CY3698

CY3699

CY3690

CY3691

CY3692

CY3693

CY3694

CY3613

CY3724

CY3617

CY3618

插座标签

CY3672ADP000

CY3672ADP001

CY3672ADP002

CY3672ADP003

CY3672ADP004

CY3672ADP008

CY3672ADP009

CY3672ADP006

CY3672ADP007

CY3672ADP005

CY3672ADP013

CY3672ADP021

CY3672ADP016

CY3672ADP017

CY25200F

CY2077FS

CY2077FZ

CY22381F

CY25100ZCF

CY25100SCF

CY23FP12

CY26049

CY27EE16

CY25701FJXC

CY25701FLXC

CY25702FJXC

CY25702FXCT

编程设备

CY22050F ， CY22150F

CON组fi guration软件

CyberClocks

CyberClocks在线

CyberClocks

CyberClocks在线

CyberClocks

CyberClocks在线

CY22392F ， CY22393F ， CY22394F ， CY22395F CyberClocks

订购信息

订购代码

CY3672

CY3672-PRG

CY3672-USB

CY3690

CY3691

CY3692

CY3693

CY3694

CY3695

CY3696

CY3697

CY3698

CY3699

CY3613

CY3724

CY3617

CY3618

FTG程序员

FTG编程器与USB支持

CY25100ZCF插座适配器（ TSSOP ）

CY25100SCF插座适配器（ SOIC ）

CY23FP12

CY26049

CY27EE16

CY22050F ， CY22150F ， CY25200F

CY2077FS

CY2077FZ

CY22392F ， CY22393F ， CY22394F ， CY22395F

CY22381F

CY25701FJXC

CY25701FLXC

CY25702FJXC

CY25702FXCT

包装说明

FTG开发套件

工作电压

110V/220V

不适用

Microsoft和Windows是微软公司的注册商标。 CyberClocks和CyClocksRT是商标

赛普拉斯半导体公司。本文档中提及的所有产品和公司名称是商标的

各自的持有者。

文件编号： 38-07409牧师* F

分页： 5 6

赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任

比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为

用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其

产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的

产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。

CY25200

可编程扩频

时钟发生器减少电磁干扰

特点

■

好处

■

宽工作输出（ SSCLK ）频率范围

3-200 MHz的

可编程扩频与标称31.5千赫

调制频率

中心差： ± 0.25％ ±2.5 ％

向下传播： -0.5 ％至-5.0 ％

输入频率范围

外部晶振： 8-30兆赫的基本晶体

外部参考： 8-166 MHz的时钟

集成锁相环（PLL）的

可编程晶体负载电容调谐阵列

低周期到周期抖动

具有2.5V输出时钟驱动器选项3.3V工作电压

扩频和关闭功能

掉电或输出使能功能

输出频率选择选项

现场可编程

封装： 16引脚TSSOP

适用于大多数的PC外设，网络和消费

应用程序。

提供广泛流传百分比最高的EMI

降低以满足监管机构的电磁

兼容性（EMC ）要求。减少了开发和

制造成本和产品上市时间。

省去了昂贵和难于使用高

为了晶体。

内部PLL产生高达200 MHz的输出;也产生

自定义的频率由外部晶振或驱动源。

使输出时钟频率，通过调节微调

负载

的晶体。无需外部C

负载

电容器。

在标准和低功率系统应用程序的兼容性。

提供能力来启用或禁用扩频用

外部引脚。

能够实现低功耗状态或输出时钟高阻状态。

可快速生成样品原型数量。

■

逻辑框图

分频器

银行1

产量

SELECT

矩阵

VCO

SSCLK1

SSCLK2

SSCLK3

XIN / CLKIN 1

XOUT

OSC 。

SSCLK4

XIN

PLL

分频器

2银行

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

VDD

AVDD

AVSS

VSS

VDDL

VSSL

CP0

CP1

赛普拉斯半导体公司

文件编号： 38-07633牧师* E

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2008年5月22日

[+ ]反馈

CY25200

引脚配置

图1.引脚图

概述

该CY25200是一个扩频时钟发生器（ SSCG ） IC

用于减少电磁干扰（EMI），发现在

今天的高速数字电子系统。

该器件采用了赛普拉斯专有的锁相环

（ PLL）和扩频时钟（ SSC ）技术

合成并调制输入时钟的频率。通过

频率调制时钟，测量的电磁干扰的基波

精神和谐波频率被大大降低。这

减少辐射能量显著降低成本

监管机构的要求（ EMC）和符合

提高了产品上市时间，而不会降低系统perfor-

曼斯。

该CY25200采用工厂和现场可编程组态

日粮存储器阵列合成输出频率，传播％，

晶体负载电容，时钟控制管脚， PD ＃和OE选项。

表1.引脚一览

名字

XIN

XOUT

VDD

AVDD

VSS

AVSS

VDDL

VSSL

SSCLK1

SSCLK2

SSCLK3

SSCLK4

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

CP0

[1]

CP1

[1]

引脚数

蔓延％是工厂和现场可编程为中心

传播或向下扩散与传播的各种比例。该

范围为中心的传播为± 0.25％ ± 2.50 ％。的范围为

倒价差为-0.5 ％至-5.0 ％。联系工厂

较小或较大的扩散％的量，如果需要的话。

输入到CY25200可以是一个晶体或时钟信号。该

输入频率范围为晶体是8-30 MHz和时钟

信号为8-166 MHz的。

该CY25200有6个时钟输出， SSCLK1到SSCLK6 。该

调频SSCLK输出与编程

3-200 MHz的。

该CY25200产品采用16引脚TSSOP封装

包，以0至市售的工作温度范围

70°C.

描述

晶振输入或参考时钟输入

晶振输出。离开这个引脚悬空，如果使用外部时钟

数字逻辑和SSCLK5和6时钟驱动器3.3V电源

3.3V模拟PLL电源

地

模拟地

对于SSCLK1 / 2 /3/4的时钟驱动器2.5V或3.3V电源

VDDL电源地

在VDDL级可编程扩频时钟输出（ 2.5V或3.3V ）

可编程扩频时钟或缓冲基准输出VDD电平

（ 3.3V ）或控制引脚， CP2

可编程扩频时钟或缓冲基准输出VDD电平

（ 3.3V ）或控制引脚， CP3

控制引脚0

控制引脚1

记

1.引脚可以编程为以下任一控制信号： OE ：输出使能， OE = 1 ，所有的SSCLK输出状态; PD ＃：掉电， PD ＃ = 0时，所有的

SSCLK输出三态，器件进入低功耗状态; SSON ：扩频控制（ SSON = 0 ，没有传播和SSON = 1 ，扩展信号），

CLKSEL ： SSCLK输出频率选择。请参阅

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

为控制引脚编程选项。

文件编号： 38-07633牧师* E

第11 2

[+ ]反馈

CY25200

表2.修正功能引脚

引脚功能

引脚名称

针＃

单位

计划价值

CLKSEL = 0

计划价值

CLKSEL = 1

输出时钟功能和频率

SSCLK1

兆赫

进入

数据

进入

数据

SSCLK2

兆赫

进入

数据

进入

数据

SSCLK3

兆赫

进入

数据

进入

数据

SSCLK4

兆赫

进入

数据

进入

数据

进入

数据

进入

数据

进入

数据

31.5

输入

频率

XIN和

XOUT

1到16个

兆赫

XIN

和

XOUT

XIN和

XOUT

1到16个

传播

百分

SSCLK [1： 6]

频率

调制

SSCLK [1： 6]

7,8,9,12,14,15 7,8,9,12,14,15

千赫

表3.多功能引脚

针

功能

引脚名称

针＃

单位

计划价值

CLKSEL = 0

计划价值

CLKSEL = 1

输出时钟/ REFOUT / OE / SSON / CLKSEL

SSCLK5/REFOUT/CP2

兆赫

输入数据，

SSCLK6/REFOUT/CP3

兆赫

输入数据，

OE / PD ＃ / SSON / CLKSEL

CP0

不适用

CP1

不适用

节目简介

现场可编程CY25200

该CY25200被编程在封装级，也就是说，在一个

编程接口。该CY25200是基于Flash技术，

这样的部分被重新编程，高达100倍。这允许

快速简便的设计变更和产品更新，以及消除

止数据与旧的和过时的库存中的任何问题。

样品和小批量原型编程的

CY3672编程与CY3695插座适配器。

并确保勾选“非标设备”复选框。为

在登记过程中的详细信息请参阅CY3672

数据表。

有关扩频软件信息

编程解决方案，请联系您当地的赛普拉斯销售

或现场应用工程师（ FAE ），代表了解详情。

工厂可编程CY25200

工厂编程可用于批量制造用

赛普拉斯。所有申请必须提交给本地赛普拉斯

现场应用工程师（ FAE ）或销售代表。该

由代表提供的样品申请表必须是

完成。当请求被处理后，您会收到一个新的

部件编号，样品，并与已编程的数据片

值。这部分号码用于额外的样品的要求

生产订单。

可在对CY25200其他信息

赛普拉斯网站：

www.cypress.com 。

CyberClocks在线软件

CyberClocks 在线软件是一个基于Web的软件应用程序

阳离子，其允许用户自定义配置CY25200 。所有

在给定为“输入数据”的参数被编入

CY25200 。 CyberClocks在线输出行业标准

用于编程CY25200 DEC文件。 CyberClocks

网上可在

www.cyberclocksonline.com

网站

通过用户注册。要注册，填写登记表

文件编号： 38-07633牧师* E

第11 3

[+ ]反馈

CY25200

产品功能

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

有可通过编程的四个控制信号

销4，10 ，14，和15 。

CP0 （引脚4）和CP1 （ PIN10 ）专门设计的功能

作为控制引脚。然而引脚14 （ SSCLK5 / REFOUT / CP2 ）和

15 （ SSCLK6 / REFOUT / CP3 ）是多功能的，并

编程为一个控制信号或输出时钟（ SSCLK或

REFOUT ）。所有的控制引脚， CP0 ， CP1，CP2和CP3是

可编程的，并且被编程为仅具有一个的

以下功能：

■

VCO的频率范围是100-400MHz 。该CY25200有两个

独立分频器，分频器1和分频器2.这两个都是装

有提供两个不同的任意数量的2和130之间

但相关的频率，如上所述。

在上面的例子中SSCLK5 （引脚14）和SSCLK6 （引脚15 ）为

作为输出时钟。然而，它们也可以被用作控制

信号。看

科幻gure 3

5页的引脚排列。

输入频率（ XIN ，引脚1和XOUT ，引脚16 ）

输入到CY25200是晶体或时钟。在输入频率

昆西范围为晶体是8到30兆赫，并且对于时钟信号是

8至166兆赫。

输出使能（ OE ） - 如果OE = 1 ，所有SSCLK或REFOUT

输出被使能。

SSON ，扩频控制- 1 =蔓延，并

0 =传播关。

CLKSEL - SSCLK输出频率选择

PD ＃，低电平有效，如果PD ＃ = 0时，所有的输出三态

而部分进入低功耗状态。

XIN

和C

XOUT

（引脚1和引脚16 ）

引脚1的负载电容（C

XIN

）和引脚16 （C

XOUT

）是

程序从12 pF到60 pF的0.5 pF的增量。该

这些片上晶体负载电容编程值是

相同的（ XIN = XOUT = 12 60 pF的）。

所需要的值

XIN

和

XOUT

匹配晶体负载

（CL），使用下面的公式计算：

XIN

= C

XOUT

= 2C

– C

其中C

是所指定的水晶晶体负载电容

制造商和C

是寄生电容的PCB 。

例如，如果一个基本的16 MHz的晶体用C

16 pF的是

使用和C

为2 pF的，C

XIN

和C

XOUT

计算公式为：

XIN

= C

XOUT

= （ 2× 16 ） - 2 = 30 pF的。

如果使用的是驱动的参考时钟，集合C

XIN

和C

XOUT

到MIN-

imum值为12 pF的。

最后的控制信号是掉电（PD ＃）即imple-

mented只能通过编程CP0或CP1 （ CP2和CP3

不能被编程为PD ＃）。下面是三个例子

控制引脚：

■

CLKIN = 33 MHz的

SSCLK1 / 2 /3/4 = 100 MHz的± 1 ％的利差

SSCLK 5 = REFOUT （ 33兆赫）

CP0 （引脚4 ）= PD ＃

CP1 （引脚10 ） = OE

CP3 （引脚15 ） = SSON

图2.引脚图

33.0MHz

VDD

AVDD

PD ＃

AVSS

VSSL

100MHz

SSON

REFOUT(33.0MHz)

VSS

100MHz

VDDL

100MHz

输出频率（ SSCLK1通过SSCLK6

输出）

所有的SSCLK输出由合成该输入产生

使用PLL和调制VCO参考频率

频率。 SSCLK [1： 4]被编程为仅输出时钟

（ SSCLK ）。 SSCLK5和SSCLK6也被编程以

功能相同SSCLK [1： 4]或输入的缓冲副本

参考（ REFOUT ）或它们被编程为控制销

如在控制销部分讨论。使用2.5V输出

上SSCLK驱动选项[ 1 ：4] ， VDDL必须连接到2.5V的

电源（ SSCLK [1： 4]输出由VDDL供电）。

当使用2.5V的输出驱动器的选择，最大输出

频率上SSCLK [1： 4]是166兆赫。

的引脚用于上述实施例中示出

图2中。

通过SSCLK6传播比例（ SSCLK1

输出）

该SSCLK频率进行编程的任何百分比值

从± 0.25 ％到± 2.5％的中心扩散，从-0.5 ％至

-5.0 ％下调蔓延。

该CLKSEL控制引脚使用户能够改变输出

频率从一个频率到另一个（例如

频率A频率B）。这些都必须与频率

所衍生的离一个共同的VCO频率。例如，

33.333兆赫和66.666兆赫均源自的VCO

400 MHz和它分别除以下跌12和6 。

表4

第5页显示了这是如何实现的例子。该

调频

频率调制被编程为31.5千赫的所有

SSCLK频率从3到200兆赫。与工厂联系，如果

更高的调制频率是必要的。

文件编号： 38-07633牧师* E

第11 4

[+ ]反馈

CY25200

表4.使用时钟选择， CLKSEL控制引脚

输入频率

（兆赫）

14.318

CLKSEL

（引脚4 ）

CLKSEL = 0

CLKSEL = 1

SSCLK1

（引脚7 ）

33.33

66.66

SSCLK2

（引脚8 ）

33.33

66.66

SSCLK3

（引脚9 ）

33.33

66.66

SSCLK4

（引脚12 ）

33.33

66.66

REFOUT

（引脚14）的

14.318

REFOUT

（引脚15 ）

14.318

图3.使用时钟选择， CLKSEL控制引脚配置引脚

14.318MHz

VDD

AVDD

CLKSEL

AVSS

VSSL

33.33/66.66MHz

XOUT

REFOUT(14.318MHz)

VSS

33.33/66.66MHz

VDDL

SSON

33.33/66.66MHz

文件编号： 38-07633牧师* E

第11个5

[+ ]反馈

CY25200

可编程扩频

时钟发生器减少电磁干扰

可编程扩频时钟发生器减少电磁干扰

特点

■

描述

该CY25200是传播的一个可编程时钟发生器

频谱的能力。扩频调制输出

时钟频率在一个很小的范围内，传播的能量和

降低能量峰。这是一个功能强大的技术，以减少

电磁干扰在多种应用中。

它使用的是外部参考时钟或晶体为输入。

它还使用一个锁相环来产生扩频输出时钟

这可以是一个不同的频率比输入。多达六个输出

钟可用，最多两个人可以REFCLKs

（输入时钟的副本，没有扩散）。

该CY25200是高度可配置的。可编程变量

包括输入和输出频率，传播百分比

中心蔓延或向下蔓延，控制引脚功能。该

振荡器管脚的电容也可以进行编程，以匹配

负载电容的要求（C

）晶体，从而消除了

需要外部电容。

提供的功能包括输出使能，省电，价差

开/关，频率选择，并且供电部分输出选项

时钟在2.5 V.

赛普拉斯的基于Web的CyberClocks在线软件用于

配置该设备。可编程性实现了快速原型设计，

这是特别有用做EMC测试时和

确定最佳传播设置。

宽工作输出（ SSCLK ）频率范围

3至200MHz的

可编程扩频与标称31.5千赫

调制频率

中心差： ± 0.25％ ±2.5 ％

向下传播： -0.5 ％至-5.0 ％

输入频率范围

外部晶振： 8 30 MHz的晶体基本

外部参考： 8 166 MHz的时钟

集成锁相环（PLL）的

可编程晶体负载电容调谐阵列

低周期到周期抖动

3.3 V操作与2.5 V输出时钟驱动器选件

扩频和关闭功能

掉电或输出使能功能

输出频率选择选项

现场可编程

封装： 16引脚TSSOP

■

逻辑框图

分频器

银行1

产量

SELECT

矩阵

VCO

分频器

2银行

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

SSCLK1

SSCLK2

SSCLK3

XIN / CLKIN 1

XOUT

OSC 。

XIN

SSCLK4

PLL

VDD

AVDD

AVSS

VSS

VDDL

VSSL

CP0

CP1

赛普拉斯半导体公司

文件编号： 38-07633牧师* H

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

经修订的2010年12月7日

[+ ]反馈

CY25200

引脚配置................................................ ............. 3

概述................................................ ......... 3

编程说明............................................... 4

现场可编程CY25200 .................................. 4

CyberClocks在线软件................................... 4

工厂编程CY25200 .................................. 4

产品功能................................................ ............ 5

控制引脚（ CP0 ， CP1 ， CP2和CP3 ） ..................... 5

例如................................................. ..................... 5

CLKSEL ................................................. ...................... 5

输入频率（ XIN ，引脚1和XOUT ，引脚16 ） ......... 5

要将CxIN和的CxOUT （引脚1和引脚16 ） ......................... 5

输出频率

（ SSCLK1通过SSCLK6输出） ................................. 5

价差百分比（ SSCLK1到SSCLK6输出） 6 ....

调制频率................................................ 6

开关波形................................................ ...... 7

信息图表................................................ 8 .......

绝对最大额定值.............................................. 9

推荐水晶规格........................... 9

推荐工作条件............................ 9

DC电气规格............................................ 9

AC电气规格.......................................... 10

订购信息................................................ ...... 11

可能的配置............................................. 11

订购代码定义......................................... 11

封装图纸和尺寸............................... 12

与缩略语................................................. ....................... 13

文档约定................................................ 13

计量单位............................................... ........ 13

文档历史记录页............................................... .. 14

销售，解决方案和法律信息...................... 15

全球销售和设计支持....................... 15

产品................................................. ................... 15

的PSoC解决方案................................................ ......... 15

文件编号： 38-07633牧师* H

分页： 15 2

[+ ]反馈

CY25200

引脚配置

图1.引脚图

概述

该CY25200是一个扩频时钟发生器（ SSCG ） IC

用于减少电磁干扰（EMI），发现在

今天的高速数字电子系统。

该器件采用了赛普拉斯专有的锁相环

（ PLL）和扩频时钟（ SSC ）技术

合成并调制输入时钟的频率。通过

频率调制时钟，测量的电磁干扰的

基波和谐波频率被降低。这

减少辐射能量显著降低成本

监管机构的要求（ EMC）和符合

提高了产品上市时间，而不会降低系统

性能。

该CY25200采用工厂和现场可编程

构造存储器阵列的合成输出频率，

表1.引脚一览

名字

XIN

XOUT

VDD

AVDD

VSS

AVSS

VDDL

VSSL

SSCLK1

SSCLK2

SSCLK3

SSCLK4

SSCLK5/REFOUT/CP2

SSCLK6/REFOUT/CP3

CP0

[1]

CP1

[1]

引脚数

蔓延％，晶体负载电容，时钟控制引脚， PD ＃和OE

选项。

蔓延％是工厂和现场可编程为中心

传播或向下扩散与传播的各种比例。该

范围为中心的传播为± 0.25％ ± 2.50 ％。的范围为

倒价差为-0.5 ％至-5.0 ％。联系工厂

较小或较大的扩散％的量，如果需要的话。

输入到CY25200可以是一个晶体或时钟信号。该

输入频率范围为晶体是8至30兆赫和时钟

信号为8 166兆赫。

该CY25200有6个时钟输出， SSCLK1到SSCLK6 。该

频率调制SSCLK输出从3编程，以

200兆赫。

该CY25200产品采用16引脚TSSOP封装

包，以0至市售的工作温度范围

描述

晶振输入或参考时钟输入

晶振输出。离开这个引脚悬空，如果使用外部时钟

数字逻辑和SSCLK5和6时钟输出3.3 V电源供电

3.3 V模拟PLL电源

地

模拟地

2.5 V或SSCLK1 / 2 /3/4的时钟输出3.3 V电源供电

VDDL电源地

在VDDL级可编程扩频时钟输出（ 2.5 V或3.3 V ）

可编程扩频时钟或VDD缓冲基准输出

水平（ 3.3 V ）或控制引脚， CP2

可编程扩频时钟或VDD缓冲基准输出

水平（ 3.3 V ）或控制引脚， CP3

控制引脚0

控制引脚1

记

1.引脚可以编程为以下任一控制信号： OE ：输出使能， OE = 1 ，所有的SSCLK输出状态; PD ＃：掉电， PD ＃ = 0时，所有的

SSCLK输出三态，器件进入低功耗状态; SSON ：扩频控制（ SSON = 0 ，没有传播和SSON = 1 ，扩展信号），

CLKSEL ： SSCLK输出频率Select.See

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

为控制引脚编程选项。

文件编号： 38-07633牧师* H

第15 3

[+ ]反馈

CY25200

表2.修正功能引脚

引脚功能

引脚名称

针＃

单位

计划价值

CLKSEL = 0

计划价值

CLKSEL = 1

输出时钟频率

SSCLK [1： 6]

7, 8, 9, 12, 14, 15

兆赫

用户特定网络版

输入频率

XIN和XOUT

1到16个

兆赫

XIN

和C

XOUT

XIN和XOUT

1到16个

价差百分比

SSCLK [1： 6]

7, 8, 9, 12, 14, 15

％和中心 - 或

向下蔓延

用户特定网络版

调制

频率

SSCLK [1： 6]

7, 8, 9, 12, 14, 15

千赫

用户指定用户指定

用户特定网络版

表3.多功能引脚

针

功能

引脚名称

针＃

单位

输出时钟/ REFOUT / OE / SSON / CLKSEL

SSCLK5/REFOUT/CP2

功能

用户特定网络版

SSCLK6/REFOUT/CP3

功能

用户特定网络版

功能

用户特定网络版

OE / PD ＃ / SSON / CLKSEL

CP0

CP1

功能

用户特定网络版

节目简介

现场可编程CY25200

该CY25200编程在封装层面，而且必须是

之前，在电路板上的安装程序。场

可编程器件是通过在排序中的“F”，表示

出厂时的代码，并且是空白。该CY25200采用Flash

基础的技术，这使得它能够被重新编程到100

次。这样就可以快速，方便的设计变更和产品

更新，并消除问题与陈旧过时的库存。

样品和小批量原型编程的

CY3672编程与CY3695插座适配器。

行业标准的JEDEC文件用于编程

CY25200.

CyberClocks

在线

可用的

www.cyberclocksonline.com

网站。

工厂编程的CY25200

工厂编程赛普拉斯可为大容量

订单。所有申请必须提交给本地赛普拉斯场

应用工程师（ FAE ）或销售代表。后

请求被处理后，您将收到一个新的零件编号，

样本和数据表的编程值。这部分

号用于额外的样品索取及生产下

订单。

CyberClocks在线软件

CyberClocks在线软件是一个基于Web的软件

应用程序，允许用户自定义配置

CY25200 。中的所有参数

表2

和

表3

输入

作为变量进入软件。 CyberClocks在线输出

文件编号： 38-07633牧师* H

第15 4

[+ ]反馈

CY25200

产品功能

控制引脚（ CP0 ， CP1 ， CP2和CP3 ）

四个控制信号都可以通过管脚编程

4 ， 10，14，和15 。

CP0 （引脚4）和CP1 （ PIN10 ）专门设计的功能

作为控制引脚。然而，引脚14（ SSCLK5 / REFOUT / CP2 ）和

图15（ SSCLK6 / REFOUT / CP3 ）是多功能的，并且可以是

编程为一个控制信号或输出时钟

（ SSCLK或REFOUT ）。所有的控制引脚， CP0 ， CP1 ， CP2 ，

和CP3是可编程的，以下列功能之一：

■

CLKSEL

该CLKSEL控制引脚使您能够两者之间的选择

不同SSCLK输出频率。这些必须与

这是派生掀起了常见的PLL频率的频率。

具体地， CLKSEL不改变PLL频率。只

改变输出分频器。例如， 33.333兆赫和

66.666兆赫都从400 MHz的PLL频率衍生

通过它分别除以下跌12和6 。

表4第6页

显示了这是如何实现的例子。该PLL

频率范围为100到400兆赫。两个输出分频器

该CY25200可以2和130之间的任何整数，提供

两个不同但相关的频率高于所解释。

表4第6页

和

图3第6页

显示的例子

刚刚描述的使用频率配置。在这

例如，配置引脚SSCLK5 （引脚14）和SSCLK6

（引脚15 ）作为输出时钟。

OE （输出使能）：如果OE = 1 ，所有SSCLK和REFOUT输出

被启用。

SSON （扩频控制）：如果SSON = 1 ，传播是;

如果SSON = 0 ，价差处于关闭状态。

CLKSEL （时钟选择）：频率选择所有SSCLK输出。

PD ＃（省电;低电平有效）：若PD ＃ = 0时，所有的输出

三态，器件进入低功耗状态。

输入频率（ XIN ，引脚1和XOUT ，引脚16 ）

输入到CY25200是晶体或时钟。输入

频率范围为晶体是8到30兆赫，并且对于时钟信号

为8 166兆赫。

需要注意的是PD ＃功能仅适用于CP0或CP1 ;这是

不提供或CP2 CP3 。

XIN

和C

XOUT

（引脚1和引脚16 ）

该CY25200有1脚内部负载电容（C

XIN

）和

引脚16（C

XOUT

). C

XIN

总是等于C

XOUT

，它们是

可编程从12 pF到60 pF的，在0.5 pF的增量。这

功能无需外部晶体负载电容。

下面的公式用于计算C的值

XIN

和

XOUT

匹配的晶体负载（C

XIN

= C

XOUT

= 2C

– C

其中C

是所指定的水晶晶体负载电容

制造商和C

是寄生电容的PCB上的每一个

晶体的节点。

例如，如果用C晶

16 pF的使用，和C

为2pF ，

XIN

和C

XOUT

计算公式为：

XIN

= C

XOUT

= （ 2 × 16 ） - 2 = 30 pF的。

如果使用的是驱动的参考时钟，集合C

XIN

和C

XOUT

对

最小值为12pF ，连接参考XIN / CLKIN和

离开XOUT悬空。

例子

下面是三个控制引脚的例子：

■

CLKIN = 33 MHz的

SSCLK1 / 2 /3/4 = 100 MHz的± 1 ％的利差

SSCLK 5 = REFOUT （ 33兆赫）

CP0 （引脚4 ）= PD ＃

CP1 （引脚10 ） = OE

CP3 （引脚15 ） = SSON

图2.示例引脚图

33.0MHz

VDD

AVDD

PD ＃

AVSS

VSSL

100MHz

SSON

REFOUT(33.0MHz)

VSS

100MHz

VDDL

100MHz

的引脚用于上述实施例中示出

图2中。

输出频率（ SSCLK1通过SSCLK6

输出）

所有SSCLK输出通过合成输入产生

使用PLL和调制VCO参考频率

频率。 SSCLK [1 ： 4 ]固定功能的时钟输出（ SSCLK ）。

SSCLK5和SSCLK6也是可编程的功能

相同SSCLK [1： 4] ，或作为输入参考的缓冲副本

（ REFOUT ），或作为控制引脚的讨论

控制引脚（ CP0 ，

CP1 ， CP2和CP3 ）。

若要使用2.5 V的输出驱动器选项

SSCLK [1： 4] ， VDDL必须连接到2.5V的电源

（ SSCLK [1： 4]输出由VDDL供电）。当使用

2.5 V的输出驱动器选项，最大输出频率上

SSCLK [1： 4]是166兆赫。

文件编号： 38-07633牧师* H

第15个5

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