【CY22393 ， CY22394 ， CY22395三锁相环串行可编程Flash的可编程时钟发生器】,IC型号CY3672-USB,CY3672-USB PDF资料,CY3672-USB经销商,ic,电子元器件-51电子网

CY22393 ， CY22394 ， CY22395

三锁相环串行可编程

Flash的可编程时钟发生器

特点

■

好处

■

三个集成锁相环（ PLL）的

超广角除以计数器（8位Q ， 11位P和7位邮

除）

改进的线性晶体负载电容

闪存编程和外部编程

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动强度

频率通过三个外部LVTTL输入选择

3.3V操作

16引脚TSSOP封装

CyClocksRT 软件支持

产生了对多达六个三个独特的频率

来自外部源的输出。

允许为0ppm的频率产生和频

转换在最苛刻的应用。

提高频率准确度的温度，年龄，

过程中，和初始ppm的偏移。

非易失性程序可轻松定制，

超快速周转，性能调整，设计时间

缘检测，库存控制，降低部件数量，并且更

安全的产品供应。此外，任何一部分在家庭中能

被编程多次，从而降低了编程

错误并提供现有一个简单的升级路径

设计。

在内部编程样品和原型数量

可使用CY3672 FTG开发工具包。

量产批量已可通过赛普拉斯

安森美半导体的增值分销合作伙伴或

使用第三方程序员BP Microsystems的希洛

系统，等等。

性能，适合高端多媒体，通讯

系统蒸发散，工业， A / D转换器，以及消费应用。

支持多种低功耗应用方案和

通过允许降低了电磁干扰（EMI）的

未使用的输出被关断。

调整晶体驱动强度几乎与所有兼容

晶体。

3位外部频率选择选项PLL1 ， CLKA和

CLKB 。

行业标准包装节省了电路板空间。

易于使用的设计输入软件支持。

2线串行接口，可实现在系统编程成

易失性配置存储器。所有的频率设定可以

改变，提供数以百万计的频率选项。

调整输出缓冲力量，以降低EMI或改善时序

利润率。

微调晶振频率变化的负载

电容。

差分输出高达400 MHz 。

提供了低电压部分的接口选项。

■

高级功能

■

在系统的可配置2线串行接口

可配置的输出缓冲器

数字VCXO

高频LVPECL输出（ CY22394只）

3.3 / 2.5V输出（ CY22395只）

■

赛普拉斯半导体公司

文件编号： 38-07186牧师* D

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2008年10月10日

[+ ]反馈

CY22393 ， CY22394 ， CY22395

选择指南

产品型号

CY22393FC

CY22394FC

CY22394FI

CY22395FC

CY22395FI

输出

6 CMOS

1 PECL /

4 CMOS

1 PECL /

4 CMOS

输入频率范围

输出频率范围

细节

商业级温度

工业温度

商业级温度

工业温度

8兆赫， 30兆赫（外部晶振）高达200 MHz

1兆赫， 166兆赫（参考时钟）

8兆赫， 30兆赫（外部晶振） 100兆赫， 400兆赫（ PECL ）

1兆赫， 166兆赫（参考时钟）高达200 MHz （ CMOS ）

8兆赫， 30兆赫（外部晶振） 125兆赫， 375兆赫（ PECL ）

1兆赫， 150兆赫（参考时钟）高达166兆赫（ CMOS ）

4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达200 MHz （ 3.3V ）

1 CMOS

1兆赫， 166兆赫（参考时钟）高达133兆赫（ 2.5V ）

4 LVCMOS / 8兆赫， 30兆赫（外部晶振）高达166兆赫（ 3.3V ）

1 CMOS

1兆赫， 150兆赫（参考时钟）高达133兆赫（ 2.5V ）

逻辑框图 - CY22393

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

PLL3

11位P

8位Q

4x4

交叉点

开关

分频器

/ 2 /3 ，或/ 4

CLKE

SHUTDOWN / OE

SCLK

SDAT

S2/SUSPEND

分频器

7-Bit

CLKD

分频器

7-Bit

CLKC

分频器

7-Bit

分频器

7-Bit

CLKB

CLKA

文件编号： 38-07186牧师* D

第19 2

[+ ]反馈

CY22393 ， CY22394 ， CY22395

逻辑框图 - CY22394

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

180

PECL

产量

P + CLK

P- CLK

SHUTDOWN / OE

SCLK

SDAT

S2/SUSPEND

4x4

交叉点

开关

分频器

7-Bit

CLKC

PLL3

11位P

8位Q

分频器

7-Bit

CLKB

分频器

7-Bit

CLKA

逻辑框图 - CY22395

XTALIN

XTALOUT

OSC 。

分频器

/ 2 /3 ，或/ 4

PLL1

11位P

8位Q

分频器

7-Bit

4x4

交叉点

开关

PLL2

11位P

8位Q

LCLKD

LCLKE

CON组fi guration

FL灰

SHUTDOWN / OE

SCLK

SDAT

S2/SUSPEND

分频器

7-Bit

CLKC

分频器

7-Bit

LCLKB

PLL3

11位P

8位Q

分频器

7-Bit

LCLKA

LCLKA ， LCLKB ， LCLKD ， LCLKE参考LVDD

文件编号： 38-07186牧师* D

第19 3

[+ ]反馈

CY22393 ， CY22394 ， CY22395

引脚配置

图1.引脚图 - 16引脚TSSOP CY22393 / CY22394 / CY22394

CY22393

16引脚TSSOP

CY22394

16引脚TSSOP

CLKC

AGND

XTALIN

XTALOUT

XBUF

P- CLK

P + CLK

SHUTDOWN / OE

S2/SUSPEND

SCLK （S1）

SDAT （ S 0）

GND

CLKA

CLKB

CLKC

AGND

XTALIN

XTALOUT

LCLKD

LCLKE

CY22395

16引脚TSSOP

SHUTDOWN / OE

S2/SUSPEND

SCLK （S1）

SDAT （ S 0）

GND / LGND

LCLKA

LCLKB

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

SHUTDOWN / OE

S2/SUSPEND

SCLK （S1）

SDAT （ S 0）

GND

CLKA

CLKB

引脚德网络nitions

名字

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD或LCLKD

P- CLK

CLKE或LCLKE

P + CLK

CLKB或LCLKB

CLKA或LCLKA

GND / LGND

SDAT （ S 0）

SCLK （S1）

S2/

暂停

SHUTDOWN /

引脚号引脚数引脚数

CY22393

CY22394

CY22395

不适用

电源

模拟地

参考晶振输入或外部参考时钟输入

参考晶体反馈

缓冲的参考时钟输出

低电压时钟输出电源

可配置的时钟输出D ; LCLKD参考LVDD

LV PECL输出

[1]

可配置的时钟输出ê ; LCLKE参考LVDD

LV PECL输出

[1]

可配置的时钟输出B ; LCLKB参考LVDD

可配置的时钟输出; LCLKA参考LVDD

地

串口的数据。 S0值锁定启动期间

串行口的时钟。 S1值锁定启动期间

模拟电源

通用输入频率控制;位2 （可选）

挂起模式控制输入

放置在输出三态状态，关闭时芯片

低。或者，唯一的地方输出三态状态，

不低时关闭芯片

描述

可配置的时钟输出C

记

1. LVPECL输出需要一个外部终端网络。

文件编号： 38-07186牧师* D

第19 4

[+ ]反馈

CY22393 ， CY22394 ， CY22395

手术

该CY22393 ， CY22394和CY22395是一个家庭部位

设计为升级现有CY22392设备。这些

件具有类似的性能的CY22392 ，但提供

先进的功能，以满足更苛刻的需求

应用程序。

钟家有，当与组合3的PLL

参考，允许多达四个独立的频率将被输出

多达6个引脚。这三个锁相环是完全

可编程的。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容不得

用于MPEG中， POTS拨号音，通信，或其它

那些对绝对频率敏感的应用

要求。

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以用一个设置

0.375pF的为6.0pF到30pF的共晶体负载范围内的分辨率。

对于驱动时钟输入，输入负载电容可

完全绕过。这允许时钟芯片接受的从动

输入频率高达166 MHz的。如果应用程序需要

驱动输入，离开XTALOUT浮动。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL1的输出被发送给两个

地点：交叉点开关和PECL输出

（ CY22394 ）。 PLL1的输出也被送到一个/ 2 /3 ，或/ 4

同步后分频器的输出通过CLKE 。该

PLL1的频率可以通过串口编程进行更改或

由外部CMOS输入， S0，S1和S2 。请参阅以下

通用输入

对于更多的细节。

PLL2产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL2的输出被发送到

交叉点开关。 PLL2的频率用改变

串行编程。

PLL3产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL3的输出被发送到

交叉点开关。 PLL3的频率用改变

串行编程。

数字VCXO

串行编程接口被用来动态地改变

在晶体的电容负载的值。在晶体负载的变化

电容对应于所述参考值的改变

频率。

对于赛普拉斯指定特殊的可牵引晶体，

拉电容范围为150 ppm至-150 ppm的中距离投篮。

请注意，调整参考的频率会影响所有

因为所有频率上所有的PLL频率以类似的方式

衍生自单参考。

输出CON组fi guration

在正常操作下有四个内部频率

这是通过一个可编程交叉点路由源

切换到任何四个可编程的7位输出进行分割。该

四种来源分别是：参考， PLL1 ， PLL2和PLL3 。该

以下是对每个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。

请参阅“通用输入”一节

5页更多

信息。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。

请参阅“通用输入”一节

5页更多

信息。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKD的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。对于

CY22394 ， CLKD拿出来作为免费版

一个LV PECL时钟参考CLKE ，绕过两横

点开关和7位后分频器。

CLKE的输出来源于PLL1和经过后

除法器可被编程为/ 2， / 3 ，或/ 4 。对于CY22394 ，

CLKE拿出来当成一个低电压PECL时钟，绕过

后分频器。

XBUF是缓冲基准。

第19 5

通用输入

S2是一个通用的输入被编程为允许两个

不同的频率设置。选项与此开关

通用输入如下： PLL1的频率，所述

CLKB的输出分频器和CLKA的输出分频器。

这两个频率设置包含一个八行内

频数分布表。 SCLK （S1）和SDAT （ S 0）的管脚的值

开始时被锁存起来，并用作其它的两个索引

进入此阵。

CLKA和CLKB具有指向的一个7位的分频器

两个可编程的设置（寄存器0和寄存器1 ）。两

时钟共享一个寄存器控制并都必须设置为

寄存器0 ，或两者必须被设置为寄存器1 。

例如，该部分可以被编程为使用S0，S1和

S2 （0,0,0到1,1,1）到上控制P和Q的八个不同值

PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA的1和

CLKB分频寄存器可以被选择。任何分隔变化的

的开关S0，S1或S2的结果是保证是无故障。

晶振输入

输入晶体振荡器是这个家族的一个重要特征

的，因为它的灵活性和性能特征的部分。

振荡器的反相器具有可编程驱动强度。这

允许与来自不同晶体的最大兼容性

厂家，进程，性能和质量。

文件编号： 38-07186牧师* D

[+ ]反馈

CY22381

三锁相环通用FLASH

可编程时钟发生器

特点

■

三集成锁相环

超宽的鸿沟计数器（ 8位Q ， 11位P，和

7位后除法）

改进的线性晶体负载电容

可编程闪存

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动强度

通过外部LVTTL输入频率选择选项

3.3V操作

八脚SOIC封装

CyClocks RT 支持

提高频率温度测量的精确性，年龄，过程，

和初始偏移

非易失性程序可轻松定制，

超快速周转，性能调整，设计时间

缘检测，库存控制，降低部件数量，并且更

安全的产品供应。也可以多次编程

这减少编程错误，并提供了一种简单的

升级路径为现有设计

内部样品和原型数量的编程

可使用CY3672 FTG开发工具包。生产

数量可通过赛普拉斯增值

分销合作伙伴或通过第三方程序员

BP微，希洛系统，等等。

性能，适合高端多媒体，

通信，工业， A / D转换器，以及消费

应用

支持多种低功耗应用方案和

降低EMI ，允许未使用的输出被关闭

调整晶体驱动强度几乎与所有兼容

晶体

外部频率选择选项PLL1 ， CLKA和CLKB

行业标准电源电压

行业标准包装节省了电路板空间

设计输入方便易用的软件支持

■

好处

■

生成多达三个不同的频率上三路输出高达

到200兆赫从外部源。用于功能升级

当前CY2081系列。

允许为0ppm的频率产生和频

在最苛刻的应用程序的转换

■

逻辑框图

XTALIN

XTALOUT

OSC 。

PLL1

CON组fi guration

FL灰

11位P

8位Q

4×3

交叉点

开关

分频器

7-BIT

CLKC

PLL2

SHUTDOWN / OE

FS /暂停

11位P

8位Q

分频器

7-BIT

CLKB

PLL3

11位P

8位Q

分频器

7-BIT

CLKA

赛普拉斯半导体公司

文件编号： 38-07012牧师* E

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2008年10月10日

[+ ]反馈

CY22381

引脚配置

图1. CY22381- 8引脚SOIC

CLKC

GND

XTALIN

XTALOUT

FS /

暂停

/ OE /

关闭

CLKA

CLKB

引脚德网络nitions

名字

CLKC

GND

XTALIN

XTALOUT

CLKB

CLKA

FS /暂停/

OE /关机

引脚数

描述

可配置的时钟输出C

地

参考晶振输入或外部参考时钟输入

参考晶体反馈（浮动，如果XTALIN是由外部参考时钟驱动）

可配置的时钟输出B

可配置的时钟输出

电源

通用输入。可变频调速，挂起模式控制，输出

启用或全片关机。

CLKA 。任何分隔变化的切换FS输入结果

保证是无故障。

通用输入可以同时控制

挂起功能，在关闭了一组PLL和输出

在编程过程中确定的。

当设定为输出使能（ OE ）输入力

所有的输出被放置在一个三态状态时为低电平。

当设定为关闭时，输入力的完整芯片

关断模式下低的时候。

手术

该CY22381是升级现有CY2081 。新

设备具有更宽的频率范围内，具有更大的灵活性，改进的

性能，并集成了许多功能，可以降低PLL

敏感性外部系统的问题。

该装置具有三个锁相环，使每个输出在操作

一个独立的频率。这三个锁相环是完全

可编程的。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位由一个8位的除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到

在交叉点开关。 PLL1的频率可以任选

通过使用外部CMOS通用的输入而改变。

请参阅“通用输入”下面的部分更

细节。

PLL2产生一个频率等于所述参考

通过一个11位由一个8位的除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到

在交叉点开关。

PLL3产生一个频率等于所述参考

通过一个11位由一个8位的除法器（Q）除以和乘以

分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到

到交叉点开关。

晶振输入

输入晶体振荡器是本装置的一个重要特征

由于其灵活性和性能特点。

振荡器的反相器具有可编程驱动强度。这

允许与来自不同晶体的最大兼容性

厂家，工艺，表演，和素质。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容不得

用于MPEG中， POTS拨号音，通信，或其它

那些对绝对频率敏感的应用

需求

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以用一个设置

0.375pF的为6.0pF到30pF的共晶体负载范围内的分辨率。

对于驱动时钟输入的输入负载电容可

完全绕过。这使得时钟芯片接受

驱动频率输入高达166兆赫。如果应用程序需要

一个驱动的输入，然后XTALOUT必须悬空。

通用输入

该CY22381设有输出控制引脚（引脚8），可以是

编程，以控制四个特征之一。

当编程为一个频率选择（ FS ），输入可以

2任意编程的频率设置之间进行选择。

频率选择可以改变如下;频率

PLL1 ， CLKB的输出分频，并输出分频的

文件编号： 38-07012牧师* E

第2 9

[+ ]反馈

CY22381

输出CON组fi guration

在正常操作下有四个内部频率

可以通过一个可编程交叉点被路由源

通过可编程切换至任何三个输出

7位的输出分频器。这四个来源：参考， PLL1 ，

PLL2和PLL3 。以下是各个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。在7位

后分频器来源于两个可编程单其价值

寄存器由FS控制。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。在7位

后分频器来源于两个可编程单其价值

寄存器由FS控制。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。在7位

后分频器源于一个可编程的寄存器的值。

时钟输出端都被设计来驱动的单点

加载具有15pF的总集总负载电容。而驾驶

多个负载可以用适当的终止，它是

一般不建议使用。

μA

（典型值）。离开关断模式后，锁相环将有

重新锁定。

当配置为SUSPEND ，通用输入可以

被配置来关闭定制的组输出和/或

锁相环，低的时候。所有PLL和任何输出可关

断在几乎任何组合。唯一的限制是，如果一个锁相环

被切断，从它衍生的所有输出，也必须关闭。

暂停锁相环（PLL）关闭所有相关的逻辑，而

暂停输出强制三态状态。

改善抖动

抖动优化控制是缓解问题的有益

相关的类似时钟在同一时刻切换和

造成多余的抖动。如果PLL正在推动多个输出，

PLL的负相位可以被选择用于所述一个

输出。这可以防止对准输出的边缘，从而允许

卓越的抖动性能。

CyClocks RT软件

CyClocks RT是我们的第二代应用程序，允许

用户可以配置该设备。易于使用的界面提供

这个家族的许多功能的完全控制，包括

输入频率， PLL的输出频率，和不同

功能选项。数据表的频率范围限制是

检查和性能优化自动应用。您

可以下载CyClocks RT的免费副本赛普拉斯网站

http://www.cypress.com 。

省电功能

当配置为操作环境，通用输入三态

所有输出拉为低电平。当配置为关机，一

LOW这个引脚三态输出全部和关断的PLL ，

计数器，基准振荡器，并且所有其它的活性

组件。在V所产生的电流

销小于

文件编号： 38-07012牧师* E

第3 9

[+ ]反馈

CY22381

最大额定值

超出最大额定值可能会缩短的使用寿命

装置。用户指导未经过测试。

电源电压................................................ -0.5V至+ 7.0V

直流输入电压..............................- 0.5V至+ （V

+ 0.5V)

存储温度.................................. -65 ° C至+ 125°C

结温................................................ ... 125°C

数据保留在TJ = 125°C ................................ > 10年

最大编程周期........................................ 100

封装功耗...................................... 250毫瓦

静电放电电压

（每MIL -STD -883方法3015 ） ...........................

≥

2000V

闩锁（根据JEDEC 17 ） ....................................

≥

± 200毫安

工作条件

参数

电源电压

商业的工作温度，环境

工业运行温度，环境

LOAD_OUT

马克斯。负载电容

REF

外部参考晶振

外部参考时钟

[2]

，商业

外部参考时钟

[2]

工业

上电时所有VDD的达到指定的最低电压（电源

坡道必须是单调）

描述

民

3.135

–40

–

0.05

典型值

3.3

–

最大

3.465

+70

+85

166

150

500

单位

°C

兆赫

电气特性

参数

XTAL_MIN

XTAL_MAX

DDS

描述

输出高电流

[3]

输出低电流

[3]

晶体负载电容

[3]

晶体负载电容

[3]

输入引脚电容

[3]

高电平输入电压

低电平输入电压

输入高电流

输入低电平电流

输出漏电流

总电源电流

条件

[1]

= V

– 0.5, V

= 3.3 V

= 0.5V, V

= 3.3 V

Capload在最低设置

Capload在最高设置

除了水晶销

CMOS电平，％V的

= V

– 0.3 V

= +0.3 V

三态输出

3.3 V电源; 3输出频率为50 MHz

3.3 V电源; 3输出为166 MHz的

在关机有功总电源电流

关断模式

民

–

70%

–

典型值

–

最大

–

30%

–

单位

μA

笔记

1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。

2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测

/2.

3.由设计保证，而不是100 ％测试。

文件编号： 38-07012牧师* E

第4页第9

[+ ]反馈

CY22381

开关特性

参数

1/t

名字

输出频率

[3, 4]

输出占空比

[3, 5]

描述

时钟输出的限制，商业

时钟输出的限制，工业

占空比输出，定义为t

个Fout < 100兆赫，分频器> = 2，测定

在V

占空比输出，定义为t

FOUT > 100 MHz或分= 1 ，测量

在V

上升沿斜率

[3]

下降沿摆率

[3]

输出三态时序

[3]

时钟抖动

[3, 6]

锁定时间

[3]

输出时钟的上升时间， 20％至80 ％的V

输出时钟的下降时间， 20％至80 ％的V

时间输出到进入或离开

经过三态模式SHUTDOWN / OE

开关

峰 - 峰值周期抖动， CLK输出

测量V

从接通电源到PLL锁定时间

民

–

45%

典型值。

–

50%

最大

200

166

55%

单位

兆赫

40%

50%

60%

0.75

–

1.4

150

–

300

V / ns的

–

200

1.0

–

开关波形

图2.所有输出，占空比和上升和下降时间

产量

图3.输出三态时序

所有

三态

输出

图4. CLK输出抖动

CLK

产量

笔记

4，保证能满足20 ％ - 80 ％的输出阈值和占空比规格。

5.参考输出占空比取决于XTALIN占空比。

6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。

文件编号： 38-07012牧师* E

第5 9

[+ ]反馈

CY22392

三锁相环通用

闪存可编程时钟发生器

特点

■

提高频率温度测量的精确性，年龄，过程，

和初始偏移。

非易失性程序可轻松定制，

超快速周转，性能调整，设计时间

缘检测，库存控制，降低部件数量，并且更

安全的产品供应。此外，任何一部分在家庭中能

也可多次编程从而降低

编程错误，并提供了一个简便的升级途径

现有的设计。

内部样品和原型数量的编程

可使用CY3672 FTG开发工具包。生产

数量可通过赛普拉斯半导体公司

增值分销伙伴，或者使用第三方

从BP微，高住低训系统，和程序员

其他人。

性能，适合高端多媒体，

通信，工业， A / D转换器，以及消费

应用程序。

支持多种低功耗应用方案和

降低EMI通过允许未使用的输出被关断。

调整晶体驱动强度几乎与所有兼容

晶体。

3位外部频率选择选项PLL1 ， CLKA和

CLKB 。

行业标准的电源电压。

行业标准包装节省电路板空间。

易于使用的设计输入软件支持。

三集成锁相环

超广角除以计数器（8位Q ， 11位P和7位邮

除）

改进的线性晶体负载电容

可编程闪存

现场可编程

低抖动，高精度输出

电源管理选项（关机， OE ，暂停）

可配置晶体驱动强度

频率通过3个外部LVTTL输入选择

3.3V操作

16引脚TSSOP封装

CyClocksRT 支持

■

好处

■

生成最多3个独特的频率对6个输出高达200

兆赫从外部源。对于目前的功能升级

CY2292系列。

允许为0ppm的频率产生和频

在最苛刻的应用的转换。

■

逻辑框图

XTALIN

XTALOUT

OSC 。

XBUF

CON组fi guration

FL灰

PLL1

11位P

8位Q

PLL2

11位P

8位Q

PLL3

11位P

8位Q

4x4

交叉点

开关

分频器

/ 2,3 ，或4个

CLKE

SHUTDOWN / OE

S2/SUSPEND

分频器

7位

分频器

7位

CLKD

CLKC

分频器

7位

分频器

7位

CLKB

CLKA

赛普拉斯半导体公司

文件编号： 38-07013牧师* E

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2008年10月10日

[+ ]反馈

CY22392

引脚配置

图1. CY22392 - 16引脚TSSOP

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

SHUTDOWN / OE

S2/SUSPEND

GND

CLKA

CLKB

引脚德网络nitions

名字

CLKC

AGND

XTALIN

XTALOUT

XBUF

CLKD

CLKE

CLKB

CLKA

GND

S2/

暂停

SHUTDOWN / OE

引脚数

描述

可配置的时钟输出C

电源

模拟地

参考晶振输入或外部参考时钟输入

参考晶体反馈

缓冲的参考时钟输出

可配置的时钟输出D

可配置的时钟输出ê

可配置的时钟输出B

可配置的时钟输出

地

通用输入频率控制;位0

通用输入频率控制; 1位

模拟电源

通用输入频率控制; 2位可选择挂起模式控制

输入。

放置在输出三态状态，并关闭片上低的时候。（可选）

唯一的地方在输出三态状态，不低时关闭芯片

文件编号： 38-07013牧师* E

第2 9

[+ ]反馈

CY22392

手术

该CY22392是升级现有CY2292 。新

设备具有更宽的频率范围内，具有更大的灵活性，改进的

性能，并集成了许多功能，可以降低PLL

敏感性外部系统的问题。

该装置具有，当与组合3的PLL

参考，允许多达四个独立的频率将被输出

多达6个引脚。这三个锁相环是完全

可编程的。

应用程序

要求。

是

敏感

绝对

频率

的负载电容值是通过在一个6位决定

可编程寄存器。负载电容可以用一个设置

0.375 pF的6 pF左右共晶体负载范围内的分辨率

30 pF的。

对于驱动时钟输入的输入负载电容可

完全绕过。这使得时钟芯片接受

驱动频率输入高达166兆赫。如果应用程序需要

一个驱动的输入，然后XTALOUT必须悬空。

配置PLL

PLL1产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL1的输出被发送到

交叉点开关。 PLL1的输出也被送到一个/ 2 /3 ，或

/ 4同步后分频器的输出通过CLKE 。该

PLL1的频率可以通过外部CMOS输入而改变，

S0，S1， S2。查看通用输入下面的部分

了解更多详情。

PLL2产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL2的输出被发送到

交叉点开关。

PLL3产生一个频率等于所述参考

通过一个11位的除法器由一个8位的除法器（Q）除以和乘以

在PLL的反馈环路（P）的。 PLL3的输出被发送到

交叉点开关。

输出CON组fi guration

在正常操作下有四个内部频率

可以通过一个可编程交叉点被路由源

切换到任何四个可编程的7位输出进行分割。该

四种来源分别是：参考， PLL1 ， PLL2和PLL3 。此外，

很多输出有更大的灵活性的独特能力。

以下是各个输出的描述。

CLKA输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。每

的S0，S1的8种可能的组合， S2控制哪

两个可编程寄存器加载到CLKA的7位

后分频器。请参阅“通用输入”了解更多

信息。

CLKB的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源自两个可编程寄存器1的值。每

的S0，S1的8种可能的组合，和S2的控制

其中的两个可编程寄存器被装入CLKA的

7位后分频器。请参阅“通用”的输入

更多的信息。

CLKC的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKD的输出来源于交叉点开关和变

通过一个可编程的7位后分频器。 7位后分频器

源于一个可编程的寄存器的值。

CLKE的输出来源于PLL1和经过后

除法器可被编程为/ 2， / 3 ，或/ 4 。

XBUF简直就是缓冲基准。

时钟输出端都被设计来驱动的单点

加载带15 pF的总集总负载电容。而驾驶

多个负载可以用适当的终止它是

一般不建议使用。

通用输入

S0，S1和S2是通用输入，可以是

编程以允许8个不同的频率设置。

这可能与这些通用的输入进行切换选项

如下; PLL1的频率， CLKB的输出分频，

和CLKA的输出分频器。

CLKA和CLKB都具有指向两个一7位的除法

可编程设置（寄存器0和寄存器1 ）。两个时钟

共享一个寄存器控制，所以它们必须被设置为寄存器0 ，

或两者必须被设置为寄存器1 。

例如：该部分可以被编程为使用S0，S1和

S2 （0,0,0到1,1,1）到上控制P和Q的八个不同值

PLL1 。对于每个PLL1 P和Q设置时，这两个CLKA的1和

CLKB分频寄存器可以被选择。任何分隔变化的

的开关S0，S1或S2的结果是保证是无故障。

晶振输入

输入晶体振荡器是本装置的一个重要特征

由于其灵活性和性能特点。

振荡器的反相器具有可编程驱动强度。这

允许与来自不同晶体的最大兼容性

厂家，工艺，表演，和素质。

输入负载电容被放置在模头，以减少外部

元件成本。这些电容是真正的平行板

电容超线性性能。这些被选择

降低时发生的非线性负载的频移

带负载，偏置电流，供电和温度电容交互

变化。非线性（ FET栅极）晶体负载电容不得

用于MPEG中， POTS拨号音，通信，或其它

省电功能

关断/ OE输入三态时拔出输出

低。如果系统关机启用的低电平该引脚还

切断的PLL ，计数器，基准振荡器，并且所有

其它活性成分。在V所产生的电流

引脚

小于5

μA

（典型值）。离开关断模式后，

锁相环将不得不重新锁定。

将S2 / SUSPEND输入可以被配置为关闭一个

可定制的一套输出和/或锁相环，低的时候。所有的PLL

和任何输出可以在几乎任何组合来关闭。

唯一的限制是，如果PLL被关断时，来自所有输出

从它也必须被关闭。暂停锁相环（PLL）关闭所有

第3 9

文件编号： 38-07013牧师* E

[+ ]反馈

CY22392

相关的逻辑，而悬挂的输出只是强迫一个

三态状态。

可以免费下载CyClocksRT的副本赛普拉斯网站

网站www.cypress.com 。

改善抖动

抖动优化控制是缓解问题的有益

相关的类似时钟在同一时刻切换，造成

多余的抖动。如果一个PLL被找到多于一个的输出端，所述

PLL的负相位可被选择用于输出之一

（ CLKA - CLKD ）。这可以防止在输出边缘从对准，

让卓越的抖动性能。

结温限制

它是可以编程的CY22392使得最大

结温额定值超出。包

115℃ / W 。使用CyClocksRT功率估算功能验证

该程序的配置满足结

温度及封装功耗最大额定值。

电源排序

对于部分有多个V

销，不存在电源

排序要求。部分未完全投入使用

直到所有的V

销已经长大到规定的电压

在“工作条件”表中。

所有的理由都必须连接到同一地平面。

最大额定值

超出最大额定值可能会缩短的使用寿命

装置。用户指导未经过测试。

电源电压................................................ -0.5V至+ 7.0V

直流输入电压........................... -0.5V到+ （ AV

+ 0.5V)

存储温度................................. -65 ° C至+ 125°C

结温................................................ ... 125°C

在TJ数据保留= 125°C ................................. >10年

最大编程周期........................................ 100

封装功耗...................................... 350毫瓦

静电放电电压

（每MIL -STD -883方法3015 ） ....................................... ...

2000V

闩锁（根据JEDEC 17 ） .................................... > ± 200毫安

CyClocksRT软件

CyClocksRT是我们的第二代应用程序，允许

用户可以配置该设备。易于使用的界面提供

这个家族的许多功能的完全控制，包括

输入频率， PLL的输出频率，和不同

功能选项。数据表的频率范围限制是

检查和性能优化自动应用。

CyClocksRT还具有功率估算功能，让你

看你的具体配置的功耗。您

工作条件

[1]

参数

/ AV

LOAD_OUT

REF

电源电压

商业的工作温度，环境

工业运行温度，环境

马克斯。负载电容

外部参考晶振

外部参考时钟

[2]

，商业

外部参考时钟

[2]

工业

上电时所有VDD的达到指定的最低电压

（功率坡道必须是单调）

描述

民

3.135

–40

–

0.05

典型值。

3.3

–

最大

3.465

+70

+85

166

150

500

单位

°C

兆赫

笔记

1.除非另有说明，电气和开关特性跨这些操作条件下得到保证。

2.外部输入的参考时钟必须有40 ％和60％之间的占空比，在V测

/2.

文件编号： 38-07013牧师* E

第4页第9

[+ ]反馈

CY22392

开关特性

参数

1/t

名字

输出频率

[3, 4]

输出占空比

[3, 5]

描述

时钟输出的限制，商业

时钟输出的限制，工业

占空比输出，定义为t

FOUT < 100兆赫，分> = 2 ，在V测

占空比输出，定义为t

FOUT > 100 MHz或分= 1 ，在V测

上升沿斜率

[3]

输出时钟的上升时间， 20％至80 ％的V

下降沿摆

率

[3]

输出三态

定时

[3]

时钟抖动

[3, 6]

锁定时间

[3]

输出时钟的下降时间， 20％至80 ％的V

时间输出进入或离开三态模式

关机后/ OE开关

峰 - 峰值周期抖动， CLK输出端测得的

在V

从接通电源到PLL锁定时间

分钟。

–

45%

40%

0.75

–

典型值。

–

50%

1.4

150

400

1.0

马克斯。

200

166

55%

60%

–

300

–

V / ns的

单位

兆赫

开关波形

图2.所有输出，占空比和上升/下降时间

产量

图3.输出三态时序

所有

三态

输出

图4. CLK输出抖动

CLK

产量

笔记

3.由设计保证，而不是100 ％测试。

4.保证满足20 ％-80％的输出阈值电压与占空比的规格。

5.参考输出占空比取决于XTALIN占空比。

6.抖动与配置显著变化。参考输出抖动取决于XTALIN抖动和边缘速率。

文件编号： 38-07013牧师* E

第5 9

[+ ]反馈

CY3672

PTG编程工具

特点

支持现场可编程时钟发生器

CY2077FS ， CY2077FZ ， CY22050F ， CY22150F ，

CY22381F ， CY22392F ， CY22393F ， CY22394F ，

CY22395F ， CY25100F ， CY25200F ， CY25701F ， CY25702F

CY23FP12 ， CY26049和CY27EE16

允许快速和容易成型

设计紧凑，便于携带

易于使用的微软

视窗

95 ， 98 ， NT， 2K ， ME ，

XP兼容接口

用户友好的CyberClocks 或CyberClocks在线

软件JEDEC文件发展

功能说明

该CY3672编程工具使任何用户使用一台PC

快速，轻松地进行编程现场可编程时钟Gener-

ators 。唯一的建立要求的电源连接

以及一个并行端口或USB端口（ CY3672 USB）

与PC连接时，如图

图2中。

使用CyClocksRT （嵌入在CyberClocks软件）或

CyberClocks在线，用户可以配置自己的部分给定的

说明书和生成相应的JEDEC文件。在

此外， CyClocksRT软件提供的优化PPM

和功率计算。

JEDEC的文件，然后加载到CY3672软件

与编程器进行通信。该CY3672软件

具有读取和查看EPROM表从一个能力

编程设备。编程流程中概述

图1 。

CY3672 -PRG包内容

并口电缆

AC / DC适配器

·快速入门指南

用户手册

建立

五金

该CY3672编程工具有一个非常简单的设置

过程。如图

图2中，

只有两个连接

所需。程序员必须通过连接到PC的

无论是并行端口或USB端口（ CY3672 USB）和绝

通过AC / DC适配器被迷上了接收功率

以您的标准110V / 220V墙壁插座。当使用

并行端口，在确保并口设置你的

电脑是ECP或EPP 。 CY3672 -PRG或CY3672 -USB是

可单独使用，责令编程基础单元

任何单个插座适配器。

在CY3672 - FTG开发套件

除了CY3672 -PRG内容

三眼插座： CY3695 ， CY3698 ， CY3699

除了CY3672 -USB套件内容

CY3672 -PRG内容

USB驱动程序CD-ROM

USB电缆

C罗C k的S R牛逼

Y 3 6 7 2 S 0 FTW重

P RO克RAM M E

36 72

A D A P之三

Y B è RC振 K·S 0：N林电子

JEDEC

F ILE

B资讯

S TRE一米

图1.编程步骤

赛普拉斯半导体公司

文件编号： 38-07409牧师* F

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2005年10月31日

CY3672

WALL

电源适配器

与PC并行端口

平行线

CY3672

适配器

图2. CY3672编程套件设置向上

图2

是一个特写的插座和示出的正确

方向将设备插入插座。 PIN1应

总是在左下角，如图

网络连接gure 3 。

CyberClocks网上，这是一个基于网络的软件，是

在线提供通过用户注册。它配置

扩频时钟发生器，如CY25100 。

要安装CY3672软件，第一次运行SETUP.EXE安装

必要的DLL到Windows注册表。一旦这样做了，

运行CY3672 * .EXE启动。

当CY3672编程用于在第一时间，它是

要在“类型”模式需要。此模式通过按下设定

程序员箭头键直到看到“TYPE ”

显示在液晶屏上。

软件

建立软件一样建立一样容易

硬件。下载CyberClocks的最新版本，并

CY3672编程软件从我们的网站在

www.cypress.com 。要安装CyberClocks ，解压缩文件，然后

只需运行在CyberClocks文件夹设置了文件。它会

提示了几个问题，然后自我的安装用户。

[1]

图3.设备的方向

注意：

1.请务必在http://www.cypress.com/support检查软件更新。

文件编号： 38-07409牧师* F

第2 6

CY3672

快速入门指南

通过以下步骤来正确地配置和使用

该CY3672 。

一。如果您正在使用一个并行端口，请确保您的并行

端口设置为ECP或EPP在你的电脑的BIOS设置。

连接电源和挂钩并口

到您的计算机和编程。

B 。如果您使用的是USB接口，插入该驱动器的文件光盘，

连接电源，并连接USB电缆

对程序员和PC 。电脑会发现新

硬件，按照向导，并寻找合适

驱动程序从CD- ROM中。

。使用编程箭头按钮来设置

程序员LCD显示为“ TYPE ”

一。安装CyberClocks或上线SSCG注册

产品的配置软件， CyberClocks在线，在

www.cyberclocksonline.com

[2]

B 。安装CY3672的软件，它可以在

赛普拉斯网站www.cypress.com ，到你

计算机。

3.使用CyberClocks或CyberClocks在线生成

JEDEC文件，你想编程的器件。

4.打通CY3672软件：点击开始

菜单>Programs - >Cypress - >CY3672或位置

其中，软件安装。

5.双击该设备上，你想下编程

就在左侧的桧>CyClocksRT菜单

屏幕上，参见图4 。

6.单击“开始”按钮，在弹出的底部

窗口中，见图5 。

7.浏览并选择您创建的JEDEC文件

此前在第4步，单击“打开” 。

8.单击“是”的时候，上载留言屏幕上弹出。

9.当你看到在底部的状态栏中的“完成...... ”

窗口点击“项目IC ”图标右上角

窗口（参见下图）。

10.当你看到一个窗口，用“插座1 ...程序确定。 ”

弹出您已成功编程的设备。

[3]

第10步

第6步

图4. CY3672软件，设备选择页面

注意：

2，报名过程中CyberClocks在线：

一。去CyberClocks在线网站

B 。填写登记表。你需要有一个有效的电子邮件地址由工作相关的电子邮件。

。请一定要勾选“非标准设备”框，在登记表

。请输入您的柏树联系人。

。审批过程可能需要长达48小时。

F。经批准后，用户将收到一封电子邮件，表示请求已被成功处理。

3.有关软件和编程器的所有功能，更详细的信息，请参阅用户手册。

文件编号： 38-07409牧师* F

第3页6

CY3672

STEP 7

第9步

STEP 11

图5. CY3672软件，编程序列

文件编号： 38-07409牧师* F

第4 6

CY3672

插座

要订购额外的插座下面列出的其他设备，

请联系您当地的赛普拉斯FAE或去

http://www.onfulfillment.com/cypressstore并点击

“正时技术。 ”

表1

下面列出了可用的插座

及其相应的设备和配置软件。

表1.可用的插座

插座型号

CY3695

CY3696

CY3697

CY3698

CY3699

CY3690

CY3691

CY3692

CY3693

CY3694

CY3613

CY3724

CY3617

CY3618

插座标签

CY3672ADP000

CY3672ADP001

CY3672ADP002

CY3672ADP003

CY3672ADP004

CY3672ADP008

CY3672ADP009

CY3672ADP006

CY3672ADP007

CY3672ADP005

CY3672ADP013

CY3672ADP021

CY3672ADP016

CY3672ADP017

CY25200F

CY2077FS

CY2077FZ

CY22381F

CY25100ZCF

CY25100SCF

CY23FP12

CY26049

CY27EE16

CY25701FJXC

CY25701FLXC

CY25702FJXC

CY25702FXCT

编程设备

CY22050F ， CY22150F

CON组fi guration软件

CyberClocks

CyberClocks在线

CyberClocks

CyberClocks在线

CyberClocks

CyberClocks在线

CY22392F ， CY22393F ， CY22394F ， CY22395F CyberClocks

订购信息

订购代码

CY3672

CY3672-PRG

CY3672-USB

CY3690

CY3691

CY3692

CY3693

CY3694

CY3695

CY3696

CY3697

CY3698

CY3699

CY3613

CY3724

CY3617

CY3618

FTG程序员

FTG编程器与USB支持

CY25100ZCF插座适配器（ TSSOP ）

CY25100SCF插座适配器（ SOIC ）

CY23FP12

CY26049

CY27EE16

CY22050F ， CY22150F ， CY25200F

CY2077FS

CY2077FZ

CY22392F ， CY22393F ， CY22394F ， CY22395F

CY22381F

CY25701FJXC

CY25701FLXC

CY25702FJXC

CY25702FXCT

包装说明

FTG开发套件

工作电压

110V/220V

不适用

Microsoft和Windows是微软公司的注册商标。 CyberClocks和CyClocksRT是商标

赛普拉斯半导体公司。本文档中提及的所有产品和公司名称是商标的

各自的持有者。

文件编号： 38-07409牧师* F

分页： 5 6

赛普拉斯半导体公司，是2005年。本文所含信息如有更改，恕不另行通知。赛普拉斯半导体公司对使用任何责任

比电路体现在赛普拉斯产品以外的任何电路。它也没有传达或暗示根据专利或其他权利的任何许可。赛普拉斯产品不保证，也不打算成为

用于医疗，生命支持，救生，关键控制或安全应用程序，除非根据与赛普拉斯签订明确的书面协议。此外，赛普拉斯不授权将其

产品用作生命支持系统故障或故障可合理地预期会导致显著的伤害到用户的关键组成部分。赛普拉斯的

产品用于生命支持系统中，则表示制造商应承担因使用的所有风险，并赔偿赛普拉斯由此产生的一切费用。

初步

CY22180

非常低的抖动现场和工厂

可编程时钟发生器

特点

低周期，周期到周期抖动

- 典型的峰峰值周期抖动： 60 ps的

宽输出频率范围

- 商业温度： 20-200兆赫

- 工业级温度： 20-166兆赫

输入频率范围

- 外部晶振： 10-30 MHz的基频晶体

- 外部参考： 10-133 MHz的时钟

集成锁相环（PLL）的

现场可编程和工厂编程选项

可编程晶体负载电容调谐阵列

3.3V操作

商用和工业温度范围

掉电或输出使能功能

好处

内部PLL产生高达200 MHz的输出。可以生成

从外部晶体或驱动的自定义频率

源。

室内设计样品和原型数量

可以使用CY3672 - USB编程来完成，并

CY3619插座适配器。量产批量均可提供

通过赛普拉斯增值分销合作伙伴或

使用第三方程序员BP Microsystems的希洛

系统，等等。

无需进行昂贵且难以使用

高阶结晶。

通过调整使微调的输出时钟频率

负载

的晶体。无需外部C

负载

电容器。

标准和低功耗的应用程序兼容性

系统

支持低功耗状态或输出时钟高阻状态。

逻辑框图

引脚配置

CY22180

8引脚SOIC

XIN / CLKIN

XIN

XOUT

PLL

产量

分频器

CLKOUT

1 XIN / CLKIN

可编程

CON组fi guration

REFOUT

XOUT 8

2 VDD

NC 7

3 PD ＃ / OE

CLKOUT 6

PD ＃或OE

VDD

VSS

4 VSS

REFOUT 5

赛普拉斯半导体公司

文件编号： 001-15577修订版**

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2007年5月10日

初步

CY22180

引脚说明

针

VDD

PD ＃ / OE

名字

XIN / CLKIN

3.3V电源。

掉电引脚，低电平有效。如果PD ＃ = 0时， PLL和振荡器断电

和输出弱拉低。

输出使能引脚，高电平有效。如果OE = 1 ， CLKOUT和REFOUT启用。

用户选择任一的PD ＃或OE功能的选项。

VSS

REFOUT

CLKOUT

XOUT

电源接地。

缓冲基准输出。

低抖动时钟输出。

无连接。将该引脚悬空。

晶振输出。离开这个引脚如果使用外部时钟浮动。

编程到CY22180 。 CyberClocks在线输出

用于编程的行业标准的JEDEC文件

CY22180.

CyberClocks

在线

可用的

www.cyberclocksonline.com

通过用户注册。为

在登记过程中的详细信息请参阅

CY3672数据表。

CY3672 - USB编程套件和CY3619插座

适配器

赛普拉斯CY3672 FTG程序员和CY3619插座

适配器需要编程CY22180 。插座

适配器自带的CY22180的小样机的数量。

该CY3619可以单独订购，所以现有用户

在CY3672 -USB编程器需要订购只插座

适配器编程CY22180 。

工厂编程CY22180

工厂编程可用于批量制造用

赛普拉斯。所有申请必须提交给本地赛普拉斯

现场应用工程师（ FAE ）或销售代表。

一旦请求被处理后，您将收到一个新的

部件号（破折号编号），以及与样品

设定值。此部件号将被用于

额外的样品索取及生产下单。

对CY22180的更多信息可从以下地址获得

赛普拉斯网站：

www.cypress.com 。

描述

晶振输入或参考时钟输入。

概述

该CY22180是在使用低抖动时钟发生器

网络，

电信，

数据通信，

消费者

电子及其他一般用途。该

CY22180提供一个可编程的输出和一个可选的

输入频率的副本。片上参考振荡器

旨在逃跑10-30 MHz晶体，或10-133兆赫

外部时钟信号。输出频率范围是20-200

兆赫。该CY22180采用8引脚SOIC和要求

3.3V电源。

节目简介

现场可编程（ CY22180FSXC和CY22180FSXI ）

该CY22180被编程在封装级，也就是说，在

程序员插座。该CY22180是闪存技术

基础的，所以零件可重新高达100倍。

这使得快速，方便的设计变更和产品

更新，并消除了任何问题旧和外的日期

存货。

样品和小批量样机可以进行编程

在CY3672编程与CY3619插座适配器。

CyberClocks在线软件

CyberClocks在线软件是一个基于Web的软件应用程序

阳离子，其允许用户定制配置的所述CY22180 。

中的所有参数

表1

给定为“输入数据”可以是

表1中。

引脚功能

引脚名称

针＃

单位

计划价值

输入频率

XIN和XOUT

1,8

兆赫

输入数据，

总的Xtal负荷

电容

XIN和XOUT

1,8

输入数据，

输出频率

CLKOUT

兆赫

输入数据，

参考

产量

REFOUT

打开或关闭

输入数据，

掉电或输出

启用

PD ＃ / OE

选择PD ＃或OE

输入数据，

文件编号： 001-15577修订版**

第2页8

初步

产品功能

输入频率（ XIN ，引脚1和XOUT ，引脚8）

输入到CY22180可以是晶体或时钟。输入

频率范围为晶体是10至30兆赫，而对于时钟

信号为10 133兆赫。

XIN

和C

XOUT

（引脚1和8 ）

引脚1的内部负载电容（C

XIN

）和引脚8 （C

XOUT

)

从12 pF的0.5 pF的增量进行编程，以60 pF的。

因此，这些可编程电容器支持用C晶体

6 pF和30 pF的之间的值。晶体C

值，减去

电路板寄生电容，在值输入到Cyber-

时钟在线软件。

如果使用的是驱动的参考， CyberClocks在线软件

集合C

XIN

和C

XOUT

到最小值为12pF 。

输出时钟（ CLKOUT ，引脚6）

CY22180

所述输出时钟可以被编程为在任何频率

范围20-200兆赫。

参考输出（ REFOUT ，引脚5）

参考时钟输出具有相同频率的

输入时钟。这个输出可以被编程为使能

通过CyberClocks （时钟）或禁用（高阻，时钟关闭）

在线软件。如果不需要此输出，赛普拉斯recom-

门兹用户要求禁用（高阻，钟关）

选项。

掉电或输出使能（ PD ＃或OE引脚3 ）

该CY22180可以被编程，以包括任何的PD ＃或OE

功能。 PD ＃函数可用于断电的振荡

荡器和PLL 。在OE函数禁止输出，但不

不关闭PLL 。 PD ＃实现更低的功耗，

但PLL启动时间是指导通时间比慢

为OE 。

绝对最大额定值

电源电压（V

） ........................................- 0.5 + 7.0V

直流输入电压...................................... -0.5V至V

+ 0.5

储存温度（无冷凝） ..... -55 ° C至+ 125°C

结温................................ -40 ° C至+ 125°C

数据保留@ TJ = 125°C ................................ > 10年

封装功耗...................................... 350毫瓦

静电放电电压.......................................... > 2000V

（每MIL -STD -883方法3015 ）

推荐水晶规格

参数

喃

LNOM

描述

标称晶振频率

额定负载电容

等效串联电阻（ ESR ）的基本模式

晶振驱动电平

任何外部串联电阻假设

并联谐振，基本模式，

AT切割

分钟。

–

典型值。

–

0.5

马克斯。

单位

兆赫

工作条件

参数

负载

XIN

CLKIN

CLKOUT

REFOUT

电源电压

环境温度商用

周围的工业温度

马克斯。负载电容@引脚5和引脚6

外部参考晶振

外部参考时钟

CLKOUT频率，商用温度

CLKOUT频率，工业级温度

REFOUT频率

上电时间为所有V

s至达到规定的最低电压（功率斜坡

必须是单调）

描述

分钟。

3.13

–40

–

0.05

典型值。

3.30

–

马克斯。

3.45

133

200

166

133

500

单位

°C

兆赫

文件编号： 001-15577修订版**

第3页8

初步

CY22180

DC电气特性

参数

描述

输出高电流

输出低电流

输入高电压

输入低电压

条件

= V

– 0.5V, V

= 3.3V （源）

= 0.5V, V

= 3.3V （汇）

CMOS电平，V 70％

CMOS电平，V 30％

民

0.7V

–0.3

–

–10

–

典型值

–

最大

单位

+ 0.3

0.3V

–

μA

输入高电流， PD ＃ / OE V

= V

输入低电平电流， PD ＃ / OE V

= V

，拉起禁用

= V

，拉起启用

输出漏电流

三态输出， PD ＃ / OE = 0

XIN

或C

XOUT[1]

可编程电容电容的最小设定

在引脚1和8

电容在最高设置

DDS

[1]

输入电容

PD ＃ / OE

电源电流

待机电流

= 10 MHz时，女

OUT

= 33 MHz时， REFOUT关闭

设备断电与PD ＃ = 0V （驱动

参考拉下）

–

AC电气特性

[1]

参数

描述

输出占空比

SR1

SR2

PJ1 [2 ， 3]

PJ2 [2 ， 3]

上升沿斜率

下降沿摆率

CLKOUT峰峰值期

抖动， REFOUT关闭

条件

CLKOUT < 125 MHz时，测得V

CLKOUT > 125 MHz时，测得V

REFOUT ，测得V

CLKIN的占空比= 50 ％

CLKOUT的从20至200兆赫;

REFOUT从10到133兆赫。 20 ％的V -80％

CLKOUT的从20至200兆赫;

REFOUT从10到133兆赫。 80 ％的V -20 ％

CLKOUT = 20-200兆赫

民

–

典型值

–

最大

–

(±38)

(±30)

(±28)

(±31)

(±24)

(±34)

(±26)

单位

V / ns的

CLKIN = 10 MHz时， CLKOUT = 20 ， 33 ， 66 ， 80 ，

CLKOUT峰峰值期

抖动， REFOUT断，特定106.25 ，125， 133 ，或200兆赫

频率

CLKIN = 25 MHz时， CLKOUT = 125 MHz的

CLKIN = 30 MHz时， CLKOUT = 33 ， 66 ， 80 ， 106.25 ，

125或133 MHz的

CLKIN = 66 MHz时， CLKOUT = 33或66 MHz的

CLKIN = 66 MHz时， CLKOUT = 80 ， 106.25 ， 125 ，

133 ，166，或200兆赫

CLKIN = 133 MHz时， CLKOUT = 33 ， 66 ，或80 MHz的

CLKIN = 133 MHz时，

CLKOUT = 125 ， 133或166 MHz的

笔记

1.通过特性保证，未经100％测试。

2.抖动是取决于配置。实际抖动依赖于辛抖动和边缘率，有源输出端的数目，输出频率，温度，和输出

负载。欲了解更多信息，请参考应用笔记， “抖动锁相环的系统：原因，影响和对策” 。

3.周期到周期抖动（峰）总是比周期抖动（峰 - 峰值）以下。峰 - 峰值周期抖动之间的最短和最长的区别

测量周期。

文件编号： 001-15577修订版**

第4页8

初步

AC电气特性

[1]

参数

PJ3 [2 ， 3]

仪PJ4 [2 ， 3]

STP

OE1

OE2

PU1

PU2

描述

CLKOUT峰峰值期

抖动， REFOUT上

条件

CLKOUT = 20-200兆赫

民

–

典型值

150

(±75)

–

150

3.5

CY22180

最大

–

265

(±133)

350

单位

REFOUT峰峰值周期抖动REFOUT = 10-133兆赫

关机时间

（引脚3 = PD ＃）

输出禁止时间

（引脚3 = OE ）

输出使能时间

（引脚3 = OE ）

上电时，

晶体被用来

上电时，

参考时钟被用来

从PD ＃下降沿停止输出时间

（异步）

从OE下降沿停止输出时间

（异步）

从上升沿OE为输出的有效时间

频率（异步）

从上升沿PD ＃到输出的有效时间

频率（异步）

从上升沿PD ＃到输出的有效时间

频率（异步）处理，在参考时钟

正确的频率

应用电路

[4, 5]

水晶

动力

XIN / CLKIN

XOUT

CLKIN

动力

XIN / CLKIN

XOUT

CONNECT

VDD

CONNECT

0.1uF

VDD或

控制

VDD

0.1uF

VDD或

控制

CY22180

PD ＃ / OE

CY22180

PD ＃ / OE

CLKOUT

VSS

REFOUT

VSS

REFOUT

笔记

4.由于负载电容（C

XIN

和C

XOUT

）由CY22180提供的，需要在XIN和XOUT引脚没有外部电容到晶振匹配

负载电容（C

）。只有一个0.1μF的旁路电容是必需在V

引脚。

5.如果使用外部时钟时，适用的时钟XIN （引脚1），将XOUT （引脚8）浮（未连接）。

文件编号： 001-15577修订版**

第5页8

CY22150

一PLL通用闪存可编程

我

C可编程时钟发生器

特点

■

集成锁相环（PLL）的

商业和工业操作

可编程闪存

现场可编程

两线I

C接口

低偏移，低抖动，高精度输出

3.3 V工作电压为2.5 V输出选项

16引脚TSSOP

■

非易失性可重编程技术可以很容易定做

化，快速周转的设计变更和产品

性能增强，更好的库存控制。

部件可以被重新编程到100倍，从而减少

自定义零件库存，并提供一个简单的方法

升级现有的设计。

该CY22150可以在包级别进行编程。

内部样品和原型数量的编程

可使用CY3672开发工具包。生产

数量可通过赛普拉斯增值distri-

bution使用第三方程序员BP的合作伙伴，或

微，希洛系统，以及其他。

该CY22150提供了一个业界标准接口

易挥发，系统级的独特的频率定制与

选项。串行编程和重编程允许快速

设计变更和产品改进，消除

库存的旧的设计部分，并简化了制造。

高性能适用于商业，工业，

网络，电信和其他一般用途。

在标准和低功率系统应用程序的兼容性。

行业标准包装节省了电路板空间。

输出频率范围

特定网络阳离子

现场可编程

可编程串行

商业级温度

现场可编程

可编程串行

工业温度

好处

■

内部PLL产生六个输出高达200 MHz 。可以

从外部晶体生成自定义的频率或

一个驱动源。

性能保证需要的应用

扩展级温度范围。

■

产品型号

CY22150KFZXC

输出

输入频率范围

8 MHz到30 MHz的（外部晶振）

1 MHz到133 MHz的（驱动时钟）

8 MHz到30 MHz的（外部晶振）

1 MHz到133 MHz的（驱动时钟）

80千赫至200兆赫（ 3.3V）

80 KHz到MHz的166.6 （ 2.5 V ）

80 kHz到166.6兆赫（ 3.3 V ）

80千赫至150兆赫（ 2.5V）

CY22150KFZXI

逻辑框图

LCLK1

分频器

银行1

XIN

XOUT

LCLK2

交叉点

开关

矩阵

LCLK3

LCKL4

OSC 。

VCO

PLL

分频器

2银行

CLK5

CLK6

SDAT

I2C

接口

SCLK

控制

VDD

VSS

AVDD AVSS VDDL VSSL

赛普拉斯半导体公司

文件编号： 38-07104牧师* K

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的二○一一年三月三十〇日

[+ ]反馈

CY22150

引脚配置................................................ ............. 3

频率计算和寄存器定义........... 4

默认的启动条件为CY22150 .................... 5

频率计算和注册

采用I2C接口................................. 5定义

参考频率................................................ 5 ..

PLL频率，Q计数器[ 42H （ 6..0 ） ....................... 6

PLL频率，P计数器[ 40H （ 1..0 ） ] ，

[41H(7..0)], [42H(7) ..................................................... 6

PLL后分频选项[ 0CH （ 7..0 ） ]，[ 47H （ 7..0 ） 7 .......

电荷泵设置[ 40H （ 2..0 ） .............................. 7

时钟输出设置： CLKSRC -

时钟输出矩阵开关

[44H(7..0)], [45H(7..0)], [46H(7..6)] ............................. 8

测试，保留和空白寄存器.......................... 8

I2C接口时序............................................... .......... 9

数据有效................................................ .................... 9

数据帧................................................ ................. 9

应答脉冲................................................ ..... 9

应用................................................. ................... 11

控制抖动................................................ ........ 11

绝对最大条件..................................... 12

推荐工作条件.......................... 12

直流电气特性........................................ 12

AC电气特性........................................ 13

器件特性................................................ ... 13

订购信息................................................ ...... 14

可能的配置............................................. 14

订购代码定义......................................... 15

包图................................................ ............ 15

与缩略语................................................. ....................... 16

文档约定................................................ 16

计量单位............................................... ........ 16

文档历史记录页............................................... .. 17

销售，解决方案和法律信息...................... 18

全球销售和设计支持....................... 18

产品................................................. ................... 18

的PSoC解决方案................................................ ......... 18

文件编号： 38-07104牧师* K

第18页2

[+ ]反馈

CY22150

引脚配置

图1. 16引脚TSSOP

XIN

VDD

AVDD

SDAT

AVSS

VSSL

LCLK1

LCLK2

XOUT

CLK6

CLK5

VSS

LCLK4

VDDL

SCLK

LCLK3

表1.引脚定义

名字

XIN

数

描述

参考输入。由晶体（ 8 MHz至30 MHz）或外部时钟（ 1 MHz至133 MHz）的驱动。

可编程输入负载电容器允许在选择晶振最大的灵活性，

无论制造商，工艺，性能或质量

3.3 V电源电压

3.3 V模拟电源供电

串行数据输入

模拟地

LCLK地

可配置的时钟输出1在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出2在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出3在V

DDL

水平（ 3.3 V或2.5 V ）

串行时钟输出

LCLK电源电压（ 2.5 V或3.3 V ）

可配置的时钟输出4在V

DDL

水平（ 3.3 V或2.5 V ）

地

可配置的时钟输出5 （ 3.3 V ）

可配置的时钟输出6 （ 3.3 V ）

参考输出

VDD

AVDD

SDAT

AVSS

VSSL

LCLK1

LCLK2

LCLK3

SCLK

VDDL

LCLK4

VSS

CLK5

CLK6

XOUT

[1]

记

如果XIN由外部时钟源驱动1.浮动XOUT 。

文件编号： 38-07104牧师* K

第18页3

[+ ]反馈

CY22150

频率计算和寄存器定义

该CY22150是有四个极其灵活的时钟发生器

是用来确定最终的输出基本变量

频率。它们是输入参考频率（REF ），则

内部计算的P和Q分频器和后分频器，其

可以是固定的或计算的值。有三个公式来

确定一个CY22150基于最终输出频率

设计：

■

CLK = （（ REF * P） / Q） /后分频器

CLK = REF /后分频器

CLK = REF 。

基本锁相环的方框图中示出

图2中。

每个

对CY22150 6个时钟输出，共有七路输出的

向它提供的选项。有六分后选择

可用： / 2 （其中两个）， / 3 / 4 / DIV1N和/ DIV2N 。 DIV1N

和DIV2N独立地计算并应用到

单独的输出组。后分频选项可以应用

于计算的VCO频率（（REF ×P） / Q）或到REF

直接。

除了6的后置分频器的输出选项，第七

选择绕过PLL和直接传递REF到

矩阵开关。

对CY22150 PLL图2.基本框图

DIV1N [ OCH ]

DIV1SRC [ OCH ]

q全

DIV1CLK

REF

(Q+2)

[42H]

PTOTAL

(2(PB+4)+PO)

[40H], [41H], [42H]

DIV2CLK

PFD

VCO

/DIV1N

CLKSRC

交叉点

开关矩阵

[44H]

[44H,45H]

分频器银行1

分频器银行2

/DIV2N

[45H]

[45H,46H]

[45H]

LCLK1

LCLK2

LCLK3

LCLK4

CLK5

CLK6

DIV2SRC [ 47H ]

DIV2N [ 47H ]

CLKOE [ 09H ]

文件编号： 38-07104牧师* K

第18页4

[+ ]反馈

CY22150

默认的启动条件为CY22150

该设备的缺省（编程）条件通常设定

由分销商谁的程序使用客户的设备

通过CyClocksRT产生特定的JEDEC文件。零件运

从工厂的空白，未编程。在这种条件下，

所有位都设置为0 ，所有的输出三态，并且晶体

振荡电路处于活动状态。

虽然你可以开发自己的子程序进行编程的任何或

所有在下面几页中描述的各个寄存器，它

可能是更容易使用CyClocksRT以产生所需

寄存器设置文件。

该CY22150的串行接口地址为69H 。如果有一个

在您的系统中的其他设备发生冲突，那么这也可以

使用CyClocksRT改变。

表2

列出了我

I2C寄存器及其定义。具体

寄存器定义和允许值如下所列。

参考频率

该REF可以是晶体或驱动频率。对于晶体，

频率范围必须是8兆赫和30兆赫之间。对于

驱动频率，频率范围必须在1 MHz范围

和133兆赫。

使用晶体作为参考输入

该CY22150的输入晶体振荡器是一个重要的

由于柔韧性特征，它允许用户在选择

水晶作为参考源。输入振荡器具有可编程

获得，允许与参考晶体的最大兼容性，

无论制造商，工艺，性能和质量。

可编程晶体振荡器的输入增益设置

输入晶体振荡器增益（ XDRV ）由两比特控制

在寄存器12H ，并根据设定的

表3

第6页上的

参数控制增益晶振频率，

内部晶体寄生电阻（ESR ，可从

制造商），并在晶体启动的CapLoad设置。

3位和第4寄存器12H的控制输入晶体振荡器增益

设置。第4位是设置的MSB ，而第3位为LSB 。该

设置根据编程

表3

6.所有其他网页

寄存器位保留，应编程为

所示

表4

第6页。

使用外部时钟作为参考输入

该CY22150还接受外部时钟作为参考，与

速度高达133 MHz的。与外部时钟时， XDRV

（寄存器12H）位必须根据设置

表5

第6页。

频率计算和注册Defini-

使用I系统蒸发散

C接口

该CY22150提供了一个业界标准串行接口

易挥发，在系统编程的独特的频率和

选项。串行编程和重编程允许快速

设计变更和产品改进，消除

库存的旧的设计部分，并简化了制造。

在我

C接口提供了动荡的编程。这意味着

当目标系统断电时， CY22150回复

到其预我

状态，如上定义（编程或外部器件了

编程）。当系统电源再次备份时，我

寄存器必须再次重新配置。

在CY22150可编程的所有寄存器与解决

8位寄存器，包含8个数据位。该CY22150是奴隶

设备与1101001 （ 69H ）地址。

表2.汇总表 - CY22150可编程寄存器

09H

OCH

12H

13H

40H

41H

42H

44H

45H

46H

47H

DIV2SRC MUX和

DIV2N分

描述

CLKOE控制

DIV1SRC MUX和

DIV1N分

输入晶体振荡器

传动控制

输入负载电容

控制

电荷泵和PB

计数器

PO计数器，计数器Q

交叉点开关

矩阵控制

DIV1SRC

CapLoad

(7)

PB(7)

DIV1N(6)

CapLoad

(6)

PB(6)

Q(6)

CLK5

DIV1N(4)

XDRV(1)

CapLoad

(4)

Pump(2)

PB(4)

Q(4)

LCLK4

DIV1N(3)

XDRV(0)

CapLoad

(3)

Pump(1)

PB(3)

Q(3)

LCLK3

DIV1N(2)

CapLoad

(2)

Pump(0)

PB(2)

Q(2)

LCLK2

DIV1N(1)

CapLoad

(1)

PB(9)

PB(1)

Q(1)

LCLK1

DIV1N(0)

CapLoad

(0)

PB(8)

PB(0)

Q(0)

CLK6

DIV1N(5)

CapLoad

(5)

PB(5)

Q(5)

CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1

对于LCLK1的LCLK1的LCLK1的LCLK2的LCLK2的LCLK2的LCLK3的LCLK3

CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2 CLKSRC1 CLKSRC0 CLKSRC2

对于LCLK3的LCLK4的LCLK4的LCLK4的CLK5的CLK5的CLK5的CLK6

CLKSRC1 CLKSRC0

对于CLK6的CLK6

DIV2SRC

DIV2N(6)

DIV2N(5)

DIV2N(4)

DIV2N(3)

DIV2N(2)

DIV2N(1)

DIV2N(0)

文件编号： 38-07104牧师* K

第18页5

[+ ]反馈

CY22050,

CY220501

一PLL通用

Flash的可编程时钟发生器

特点

■

- 80 kHz至200 MHz的（ 3.3 V ）

- 80 kHz至166.6兆赫（ 2.5V）

工业温度

- 80 kHz至166.6兆赫（ 3.3 V ）

- 80 kHz至150 MHz的（ 2.5 V ）

集成锁相环（PLL）的

商业和工业操作

闪存编程

现场可编程

低偏移，低抖动，高精度输出

3.3 V工作电压为2.5 V输出选项

16引脚TSSOP封装（ CY22050 ）

16引脚TSSOP封装，镍钯金铅涂层（ CY220501 ）

输入工频突变范围：

- 8兆赫， 30兆赫（外部晶振）

- 1兆赫， 133兆赫（驱动时钟）

功能说明

该CY22050是使用可编程时钟发生器

网络，

电信，

数据通信，

和

其他

通用的应用程序。该CY22050提供了多达六个

采用16引脚TSSOP封装配置输出，运行过一个3.3 V

电源。片上基准振荡器被设计为运行

过了8-30 MHz晶振或1-133 - MHz的外部时钟信号。

该CY22050有一个单一的PLL驱动6个可编程输出

时钟。输出时钟从PLL或衍生

参考频率（ REF ）。输出后分频器可用于

要么。四输出的可设置为3.3V或2.5V，使用

在各种各样的便携式和低功耗的应用。

该CY220501是镍钯金铅完成的CY22050 。

■

输出工频突变范围：

商业级温度

逻辑框图

LCLK1

分频器

银行1

产量

SELECT

矩阵

VCO

PLL

分频器

2银行

CLK5

CLK6

LCLK2

LCLK3

LCLK4

XIN

XOUT

OSC 。

VDD

AVDD AVSS

VSS

VDDL

VSSL

PWRDWN

赛普拉斯半导体公司

文件编号： 38-07006牧师* I

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年2月9日

[+ ]反馈

CY22050,

CY220501

引脚配置

图1. 16引脚TSSOP

XIN

VDD

AVDD

PWRDWN

AVSS

VSSL

LCLK1

LCLK2

XOUT

CLK6

CLK5

VSS

LCLK4

VDDL

LCLK3

表1.引脚定义

名字

XIN

引脚数

描述

参考输入。由晶体（ 8兆赫， 30兆赫）或外部时钟（ 1兆赫， 133兆赫）驱动。

可编程输入负载电容允许最大的灵活性来选择晶体的基础上，

制造商，工艺，性能或质量。

3.3 V电源电压

3.3 V模拟电源供电

断电。当4脚为低电平，将CY22050进入关机模式。

模拟地

LCLK地

可配置的时钟输出1在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出2在V

DDL

水平（ 3.3 V或2.5 V ）

可配置的时钟输出3在V

DDL

水平（ 3.3 V或2.5 V ）

输出使能。当10脚为低电平，所有输出三态。

LCLK电源电压（ 2.5 V或3.3 V ）

可配置的时钟输出4在V

DDL

水平（ 3.3 V或2.5 V ）

地

可配置的时钟输出5 （ 3.3 V ）

可配置的时钟输出6 （ 3.3 V ）

参考输出

VDD

AVDD

PWRDWN

[1]

AVSS

VSSL

LCLK1

LCLK2

LCLK3

[1]

VDDL

LCLK4

VSS

CLK5

CLK6

XOUT

[2]

笔记

1. CY22050没有内部上拉或下拉电阻。 PWRDWN和OE管脚需要被驱动的适当或连接到电源或接地。

如果XIN由外部时钟源驱动2.浮动XOUT 。

文件编号： 38-07006牧师* I

第11 2

[+ ]反馈

CY22050,

CY220501

现场编程的CY22050F

该CY22050被编程在封装级，也就是说，在一个

编程插座之前，在PCB上安装。该CY22050

在闪存技术为基础的，所以部分可以被重新编程了

到100次。这样就可以快速，方便的设计变更和

产品更新，并消除旧的任何问题，

过时库存。

样品和小批量样机可以进行编程，

在CY3672程序员。赛普拉斯增值分销

从BP微的合作伙伴和第三方编程系统

系统，希洛系统，以及其他可用于

大批量生产。

应用

控制抖动

相位噪声，长期：抖动在许多方面，包括定义

抖动，逐周期抖动，周期抖动，绝对抖动，并阻止 -

ministic抖动。这些抖动术语在RMS计通常给出，

峰 - 峰值，或者在相位噪声DBC /赫兹的情况下，相对于

到的基频。实际的抖动是依赖于XIN

抖动和边沿速率，主动输出的数量，输出

频率，V

DDL

（2.5V或3.3V），温度和输出负载。

电源噪声和时钟输出负载有两个主要的

时钟抖动的系统资源。电源噪声可以是

通过适当的电源去耦（ 0.1μF的陶瓷缓解

帽）的时钟，并确保一个低阻抗接地的

芯片。减少电容时钟输出负载为最小

降低了在时钟边沿的电流尖峰，从而减少抖动。

还原活性的输出的总数还降低了抖动

以线性的方式。然而，最好是用两个输出，以驱动

不是一个输出两路负载驱动两个负载。

率和幅值，以使PLL校正VCO频率

直接关系到抖动性能。如果速度过慢，则

长期的抖动和相位噪声较差。因此，为了提高

长期抖动和相位噪声，减小Q以一个最小是

可取的。这种技术可以提高阶段的速度

频率检测器，从而驱动的输入电压

VCO。以类似的方式，增加P ，直到VCO接近其

最大额定转速也降低了长期的抖动和相位

噪声。例如： 12 MHz输入参考;所需的输出

频率33.3兆赫。有人可能会在到达以下

溶液：设定Q = 3，P = 25，邮政股利= 3。但是，最好的抖动

结果是Q = 2 ， P = 50 ，邮政股利= 9 。

有关更多信息，请参考应用笔记， “在抖动

基于PLL的系统：原因，影响和解决方案， “可

http://www.cypress.com

（点击“使用说明” ），或

请联系您当地的赛普拉斯现场应用工程师。

CyberClocks 软件

CyberClocks是一种易于使用的软件应用程序，允许

用户自定义配置的CY22050 。在CyberClocks ，

选择CyClocksRT

工具。用户可以指定REF ， PLL

频率，输出频率和/或后分频器，和不同

功能选项。 CyClocksRT输出行业标准

用于编程CY22050 DEC文件。

CyClocksRT可以下载免费的

赛普拉斯网站：

http://www.cypress.com 。

安装和运行它

任何一台电脑上运行Windows操作系统。

CY3672开发工具包

赛普拉斯CY3672开发套件配套提供

所需要的一切设计与CY22050和程序

样品和小批量的原型。该工具包自带的

CyClocksRT的最新版本和一个小型便携式编程器

连接到PC上的即时编程定制

频率。

CyClocksRT的DEC文件输出可被下载到

便携式编程器进行小批量的编程，或使用

以生产编程系统体积较大。

文件编号： 38-07006牧师* I

第11 3

[+ ]反馈

CY22050,

CY220501

CY22050频率计算

该CY22050是最多一个非常灵活的时钟发生器

六个独立的输出，从集成的PLL产生的。

有用于确定最终输出四个变量

频率。它们分别是：所述输入REF时， P和Q分频器以及

后分频器。的三个基本公式，用于确定

的CY22150为基础的设计最终的输出频率为：

■

并且可以是彼此独立的。后分频选项

可以应用到计算出的PLL频率或到REF

直接。

除了6的后置分频器选项，第七选项

绕过PLL和直接传递REF的交叉点

切换矩阵。

CLK = （（ REF * P） / Q） /后分频器

CLK = REF /后分频器

CLK = REF

时钟输出设置：交叉点开关

矩阵

每6个时钟输出可以来自任何七个独特

频率源。交叉点开关矩阵定义了

源被连接到每个单独的时钟输出。虽然

似乎有无限数量的分频选项，

存在必须加以考虑时，一些规则

选择分频选项。

基本锁相环的方框图中示出

图2中。

每个

6个时钟输出，一共有七个输出选项可用

它。有六分后选项：/ 2 （其中两个）， / 3 / 4 ，

/ DIV1N和DIV2N 。 DIV1N和DIV2N是分开计算

图2.基本的PLL框图

分频器银行1

/DIV1N

LCLK1

LCLK2

LCLK3

交叉点

开关

矩阵

REF

PFD

VCO

分频器银行2

LCLK4

CLK5

CLK6

/DIV2N

表2.时钟输出定义

时钟输出分频器

无

/DIV1N

/DIV2N

定义及注意事项

时钟输出源的参考输入频率

时钟输出使用从分频器银行所生成的/ DIV1N选项DIV1N 1.允许的值是4到127 。

如果分频器银行1不被使用，设定DIV1N到8 。

时钟输出使用从分频器银行1.固定/ 2选项如果使用此选项， DIV1N必须能被4整除。

时钟输出使用固定/ 3选择从分频器银行1.如果该选项用于设置DIV1N 6 。

时钟输出使用从分频器银行所生成的/ DIV2N选项DIV2N 2.允许的值是4到127 。

如果分频器银行2不被使用，设定DIV2N到8 。

时钟输出使用从分频器银行2.固定/ 2选项如果使用此选项， DIV2N必须能被4整除。

时钟输出2使用从分频器银行2.固定/ 4选项如果使用此选项， DIV2N必须能够被8整除。

文件编号： 38-07006牧师* I

第11 4

[+ ]反馈

CY22050,

CY220501

参考晶振输入

该CY22050的输入晶体振荡器是一个重要的

由于柔韧性特征，它允许用户在选择

晶体作为参考时钟源。该振荡器逆变器

可编程的增益，从而允许具有最大的相容性

参考晶体，是根据制造商，处理

性能和质量。

的输入端的负载电容器的值以8位来确定

在一个可编程的寄存器中。总的负载电容来确定

通过下式：

CapLoad = （C

– C

BRD

– C

芯片

） /0.09375 pF的

在CyClocksRT ，进入液晶电容（C

）。的值

CapLoad被自动确定，并编入

CY22050.

如果您需要更好地控制CapLoad值，考虑

使用CY22150为串行配置和控制

输入负载电容。对于外部时钟源，默认为

输入负载电容放置在CY22050死亡减少

外部元件成本。这些电容是真实的

平行板电容器，旨在降低频移

时所发生的非线性负载电容是受负荷，

偏置，电源和温度变化。

晶振驱动电平与电源

水晶指定接受的最大驱动电平。

一般情况下，较大的晶体可以接受更多的权力。该驱动电平

说明书中的表是一个普通的上限为

功率由振荡器电路中的CY22050驱动。

对于给定的电压摆动，在晶体中的功率耗散是

正比于ESR和正比于晶体的平方

频率。（请注意，实际的ESR ，有时远小于

由晶振制造商指定的值。）电源也

几乎正比于C的方

功率可以降低到小于在该DL规范

在下表中选择一个降频晶体低C

与低R

（ESR）。

绝对最大条件

参数

DDL

电源电压

I / O电源电压

储存温度

[3]

结温

封装功耗，商用温度

封装功耗，工业温度

数字输入

数字输出简称V

DDL

ESD

每个静电放电电压MIL- STD- 833 ，方法3015

– 0.3

描述

民

–0.5

–65

最大

7.0

125

450

380

+ 0.3

DDL

+0.3

2000

单位

°C

推荐工作条件

参数

VDDL

负载

REFD

REFC

工作电压

商业环境温度

周围的工业温度

马克斯。负载电容， V

DDL

= 3.3 V

马克斯。负载电容， V

DDL

= 2.5 V

驱动REF

水晶REF

上电时所有V

指定s到到达最低

电压（功率坡道必须是单调）

0.05

描述

民

3.135

2.375

–40

典型值。

3.3

2.5

最大

3.465

2.625

133

500

单位

°C

兆赫

记

3.额定10年

文件编号： 38-07006牧师* I

第11个5

[+ ]反馈

CY23FP12-002

200 - MHz的现场可编程零

延迟缓冲器

特点

■

功能说明

该CY23FP12-002是预编程的版本

CY23FP12 。它的特点是高性能全领域，编程

设计用于高速时钟可燃的200 -MHz的零延迟缓冲器

分布。集成的PLL设计用于低抖动和

为抑制噪声进行了优化。这些参数是关键

采用高性能的系统参考时钟分配

ASIC和微处理器。

该CY23FP12-002是完全可编程的，通过体积或

原型的程序员，使用户能够定义一个

定制输入应用程序特定的零延迟缓冲器和

输出分频器，反馈拓扑结构（内部/外部），输出

倒置，输出驱动强度。对于额外的灵活性，

用户可以混合和匹配多种功能，在上市

表2

第5页，并分配设置的任一特定功能

四种可能的S1 -S2控制位的组合。此功能

使四个不同性格的实施，

可选择与S1- S2位，在单个编程的硅。该

CY23FP12-002还采用了独有的自动断电

电路关断器件的情况下的REF失败，

导致小于50

μA

的电流消耗。

该CY23FP12-002提供12个输出分为两间银行

与单独的电源引脚可以连接

独立于任何2.5 V或3.3 V电压轨。

可选的参考输入是容错功能，

在允许无干扰切换到辅助时钟源时，

REFSEL为有效/无效。

预编程配置

完全现场可编程

输入和输出分频器

反相/同相输出

锁相环（PLL），或者扇出缓冲器的配置

10兆赫至200兆赫的工作范围

斯普利特2.5 V或3.3 V输出

两个低电压互补金属氧化物半导体

（ LVCMOS ）参考输入

十二低偏移输出

输出输出偏斜< 200 PS

设备装置歪斜< 500 PS

输入输出歪斜< 250 PS

周期间抖动< 100 PS （典型值）

三stateable输出

小于50

μA

关断电流

流传意识到

28引脚紧缩小型封装（ SSOP ）

3.3 V操作

■

逻辑框图

VDDC

VDDA

CLKA0

锁定检测

CLKA1

CLKA2

CLKA3

REFSEL

REF1

REF2

FBK

÷M

÷N

100

400MHz

PLL

÷1

÷2

÷3

÷4

÷X

÷2X

CLKA4

CLKA5

VSSA

VDDB

CLKB0

CLKB1

CLKB2

CLKB3

测试逻辑

S[2:1]

VSSC

功能

选择

CLKB4

CLKB5

VSSB

赛普拉斯半导体公司

文件编号： 38-07644牧师* B

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年1月18日

[+ ]反馈

CY23FP12-002

引脚配置................................................ ............. 3

引脚说明................................................ ................. 3

现场编程CY23FP12-002 ...................... 7

CyberClocks 软件.............................................. 7

CY3672 - USB开发工具包................................... 7

CY23FP12-002频率计算........................... 7

绝对最大条件....................................... 8

工作条件................................................ 8 .......

DC电气规格............................................ 8

开关特性[5] .......................................... 9

开关波形................................................ .... 10

订购信息................................................ ......

订购代码定义...........................................

封装图纸和尺寸.................................

缩略语

.......................................

文档约定................................................ 。

计量单位............................................... ........

文档历史记录页............................................... ..

销售，解决方案和法律信息......................

全球销售和设计支持.......................

产品................................................. ...................

的PSoC解决方案................................................ .........

文件编号： 38-07644牧师* B

第14页2

[+ ]反馈

CY23FP12-002

引脚配置

图1. 28引脚SSOP

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

REFSEL

FBK

CLKA0

CLKA1

SSA

CLKA2

CLKA3

DDA

SSA

CLKA4

CLKA5

DDA

SSC

引脚说明

针

名字

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

SSC

DDA

CLKA5

CLKA4

SSA

DDA

CLKA3

CLKA2

SSA

CLKA1

CLKA0

FBK

REFSEL

PWR

I / O

TYPE

LVTTL / LVCMOS

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

描述

输入参考频率， 5V容限输入。

时钟输出，银行B.

接地银行B.

时钟输出，银行B.

2.5 V或3.3 V电源供电，银行B.

接地银行B.

时钟输出，银行B.

2.5 V或3.3 V电源供电，银行B.

3.3 V内核电源。

选择输入。

地上的核心。

2.5 V或3.3 V电源供电，银行A.

时钟输出，银行A.

接地银行A.

2.5 V或3.3 V电源银行A.

时钟输出，银行A.

接地银行A.

时钟输出，银行A.

PLL反馈输入。

参考选择输入。当REFSEL = 0， REF1是

选择。当REFSEL = 1 ，给定2被选中。

文件编号： 38-07644牧师* B

第14页3

[+ ]反馈

CY23FP12-002

图2.基本的PLL框图

/1,/2,/3,/4,

/x,/2x

CLKB5

CLKB4

/1,/2,/3,/4,

/x,/2x

CLKB3

CLKB2

REF

PLL

/1,/2,/3,/4,

/x,/2x

产量

功能

SELECT

矩阵

CLKB1

CLKB0

FBK

/1,/2,/3,/4,

/x,/2x

CLKA5

CLKA4

/1,/2,/3,/4,

/x,/2x

CLKA3

CLKA2

/1,/2,/3,/4,

/x,/2x

CLKA1

CLKA0

以下是独立功能的列表，可以用一个卷或原型编程的“预编程”编程

硅。

表1.可编程功能

CON组fi guration

直流驱动器A银行

描述

默认

项目银行A输出驱动强度。用户可以选择一出来20毫安

的两种可能的驱动强度的设置产生的输出的直流电流

为±16 mA范围为±20 mA的电流。

方案B银行的输出驱动强度。用户可以选择一出来20毫安

的两种可能的驱动强度的设置产生的输出的直流电流

为±16 mA范围为±20 mA的电流。

启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用启用

个别地

如果不使用，以最小化电磁干扰（EMI）和

开关噪声。

启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用启用

个别地

如果不使用，以减少EMI和开关噪声。

生成的CLKA0输出反相时钟。当此选项

编程， CLKA0和CLKA1将成为免费对。

生成的CLKA2输出反相时钟。当此选项

编程， CLKA2和CLKA3将成为免费对。

生成的CLKA4输出反相时钟。当此选项

编程， CLKA4和CLKA5将成为免费对。

生成的CLKB0输出反相时钟。当此选项

编程， CLKB0和CLKB1将成为免费对。

非反转

直流驱动器B银行

输出使能为银行B的时钟

输出使能为A银行的时钟

INV CLKA0

INV CLKA2

INV CLKA4

INV CLKB0

文件编号： 38-07644牧师* B

第14页4

[+ ]反馈

CY23FP12-002

表1.可编程功能

（续）

CON组fi guration

INV CLKB2

INV CLKB4

拉下启用

FBK下拉启用

FBK SEL

描述

生成的CLKB2输出反相时钟。当此选项

编程， CLKB2和CLKB3将成为免费对。

生成的CLKB4输出反相时钟。当此选项

编程， CLKB4和CLKB5将成为免费对。

使能/禁止内部下拉所有输出

默认

非反转

启用

启用/禁用反馈通路内部下拉（同时适用于启用

内部和外部反馈拓扑）

内部和外部反馈拓扑之间选择

国内

下表列出了独立的功能，它可被分配给四个S1和S2的组合。当一个特定的

S1和S2的组合被选择时，该装置假定的配置（其本质上是一组在给定的函数

表2）

那

已被预先分配给该特定组合。

对于S1 / S2组合表2.可编程功能

功能

描述

默认

启用

输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对

输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对

输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对

输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对

输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对

输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对

自动关机启用启用/禁用自动断电电路，监控的参考时钟上升沿启动

边缘和关断器件的情况下引用“失败”。此故障被触发

通过下面一组极限参考频率的漂移。这种自动断电电路

内部关闭时的一个输出的一个或多个被配置为直接驱动

从基准时钟。

PLL掉电

M[7:0]

N[7:0]

X[6:0]

关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。

SEE

表4

第6页

分配一个8位值参考分频器-M 。除法器可以是任何整数值见

表4

从1到256;然而， PLL输入频率不能大于10兆赫以下。

第6页

分配一个8位值反馈分频器-N 。除法器可以是任何整数值见

表4

从1到256;然而， PLL输入频率不能大于10兆赫以下。

第6页

分配一个7位的值来输出分频器-X 。除法器可以是任何整数值

从5到130除以1,2,3，和4中预先编程的设备上，并且可以是

通过适当的输出多路复用器设置激活。

PLL的输出和基准时钟作为时钟源之间进行选择

输出分频器。

SEE

表4

第6页

SEE

表4

第6页

分频器源

CLKA54来源

CLKA32来源

CLKA10来源

CLKB54来源

CLKB32来源

CLKB10来源

自主选择一个出八种可能的输出分频器将连接到见

表4

在CLKA5和CLKA4对。请参阅

表3

对分频器的值的列表6页。第6页

自主选择一个出八种可能的输出分频器将连接到见

表4

在CLKA3和CLKA2对。请参阅

表3

对分频器的值的列表6页。第6页

自主选择一个出八种可能的输出分频器将连接到见

表4

在CLKA1和CLKA0对。请参阅

表3

对分频器的值的列表6页。第6页

自主选择一个出八种可能的输出分频器将连接到见

表4

在CLKB5和CLKB4对。请参阅

表3

对分频器的值的列表6页。第6页

自主选择一个出八种可能的输出分频器将连接到见

表4

在CLKB3和CLKB2对。请参阅

表3

对分频器的值的列表6页。第6页

自主选择一个出八种可能的输出分频器将连接到见

表4

在CLKB1和CLKB0对。请参阅

表3

对分频器的值的列表6页。第6页

文件编号： 38-07644牧师* B

第14页5

[+ ]反馈

CY23FP12

200 MHz的现场可编程零

延迟缓冲器

特点

■

功能说明

该CY23FP12是一款高性能全现场可编程

200MHz的零延迟缓冲器设计用于高速时钟distri-

bution 。集成的PLL设计用于低抖动和

为抑制噪声进行了优化。这些参数是关键

采用高性能的系统参考时钟分配

ASIC和微处理器。

该CY23FP12是完全可编程的，通过体积或

原型的程序员，使用户能够定义一个应用程序

阳离子专用零延迟缓冲器，带有自定义的输入和

输出分频器，反馈拓扑结构（内部/外部），输出

倒置，输出驱动强度。对于额外的灵活性，

用户可以混合和匹配中列出的多种功能

表2

和分配设定为4中任一项所述的特定功能

可能的S1 -S2控制位的组合。通过此功能，

实施四个不同的性格，选择与

S1- S2位，在单个编程的硅。该CY23FP12还

拥有专利的自动断电电路关闭

该装置在壳体的一个REF失败，导致小于50

μA

的电流消耗。

该CY23FP12提供12个输出分为两银行

单独的电源引脚可以连接indepen-

dently要么采用2.5 V或3.3 V电压轨。

可选的参考输入是容错功能，

实现无故障开关来辅助时钟源时，

REFSEL为有效/无效。

完全现场可编程

输入和输出分频器

反相/同相输出

锁相环（PLL），或者扇出缓冲器的配置

10兆赫至200兆赫的工作范围

斯普利特2.5 V或3.3 V输出

两个LVCMOS的参考输入

十二低偏移输出

35 ps的典型输出至输出偏斜（同频）

110 ps的典型的循环周期抖动（同频）

三stateable输出

小于50

μA

关断电流

意识到传播

28引脚SSOP

3.3 V工作电压

提供工业级温度

■

逻辑框图

VDDC

VDDA

CLKA0

锁定检测

CLKA1

CLKA2

CLKA3

REFSEL

REF1

REF2

FBK

÷M

÷N

100

400MHz

PLL

÷1

÷2

÷3

÷4

÷X

CLKA4

CLKA5

VSSA

VDDB

CLKB0

CLKB1

CLKB2

CLKB3

测试逻辑

S[2:1]

VSSC

功能

选择

CLKB4

CLKB5

VSSB

赛普拉斯半导体公司

文件编号： 38-07246牧师* G

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2011年1月18日

[+ ]反馈

CY23FP12

引脚配置................................................ ............. 3

引脚说明................................................ ................. 3

现场编程CY23FP12 ............................. 6

CyberClocks 软件.............................................. 6

CY3672 - USB开发工具包................................... 6

CY23FP12频率计算.................................. 6

绝对最大条件....................................... 7

工作条件................................................ 7 .......

DC电气规格............................................ 7

开关特性................................................ 8

开关波形................................................ ...... 9

测试电路................................................ .................... 10

订购信息................................................ ...... 11

订购代码定义........................................... 11

封装图纸和尺寸................................. 12

与缩略语................................................. ...................... 13

文档约定................................................ 13

计量单位............................................... ........ 13

文档历史记录页............................................... .. 14

销售，解决方案和法律信息...................... 15

全球销售和设计支持....................... 15

产品................................................. ................... 15

的PSoC解决方案................................................ ......... 15

文件编号： 38-07246牧师* G

分页： 15 2

[+ ]反馈

CY23FP12

引脚配置

图1. 28引脚SSOP

顶视图

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

REFSEL

FBK

CLKA0

CLKA1

SSA

CLKA2

CLKA3

DDA

SSA

CLKA4

CLKA5

DDA

SSC

引脚说明

PIN号

名字

REF2

REF1

CLKB0

CLKB1

SSB

CLKB2

CLKB3

DDB

SSB

CLKB4

CLKB5

DDB

DDC

SSC

DDA

CLKA5

CLKA4

SSA

DDA

CLKA3

CLKA2

SSA

CLKA1

CLKA0

FBK

REFSEL

PWR

I / O

TYPE

LVTTL / LVCMOS

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

动力

LVTTL

描述

输入参考频率，可承受5V电压输入。

时钟输出，银行B.

接地银行B.

时钟输出，银行B.

2.5 V或3.3 V电源供电，银行B.

接地银行B.

时钟输出，银行B.

2.5 V或3.3 V电源供电，银行B.

3.3 V内核电源。

选择输入。

地上的核心。

2.5 V或3.3 V电源供电，银行A.

时钟输出，银行A.

接地银行A.

2.5 V或3.3 V电源央行A.

时钟输出，银行A.

接地银行A.

时钟输出，银行A.

PLL反馈输入。

参考选择输入。当REFSEL = 0， REF1被选中。

当REFSEL = 1 ，给定2被选中。

文件编号： 38-07246牧师* G

第15 3

[+ ]反馈

CY23FP12

图2.基本的PLL框图

/1,/2,/3,/4,

/x,/2x

CLKB5

CLKB4

/1,/2,/3,/4,

/x,/2x

CLKB3

CLKB2

REF

PLL

/1,/2,/3,/4,

/x,/2x

产量

功能

SELECT

矩阵

CLKB1

CLKB0

FBK

/1,/2,/3,/4,

/x,/2x

CLKA5

CLKA4

/1,/2,/3,/4,

/x,/2x

CLKA3

CLKA2

/1,/2,/3,/4,

/x,/2x

CLKA1

CLKA0

下面的表列出了可与“默认”硅的体积或原型编程编程的独立功能。

表1.可编程功能

CON组fi guration

直流驱动器A银行

直流驱动器B银行

描述

默认

项目银行A输出驱动强度。用户可以选择一个出两个可能16毫安

驱动产生输出直流电流的±16毫安范围±20 mA的强度设置。

方案B银行的输出驱动强度。用户可以选择一个出两个可能16毫安

驱动产生输出直流电流的±16毫安范围±20 mA的强度设置。

输出使能为B银行启用/禁用CLKB [ 5 ： 0 ]输出。每六个输出可以被禁用

个别地

启用

钟

如果不使用，以最小化电磁干扰（EMI）和开关噪声。

输出使能为银行A启用/禁用CLKA [ 5 ： 0 ]输出。每六个输出可以被禁用

个别地

启用

钟

如果不使用，以减少EMI和开关噪声。

INV CLKA0

INV CLKA2

INV CLKA4

INV CLKB0

INV CLKB2

INV CLKB4

生成的CLKA0输出反相时钟。当这个选项被设定，

CLKA0和CLKA1将成为免费对。

生成的CLKA2输出反相时钟。当这个选项被设定，

CLKA2和CLKA3将成为免费对。

生成的CLKA4输出反相时钟。当这个选项被设定，

CLKA4和CLKA5将成为免费对。

生成的CLKB0输出反相时钟。当这个选项被设定，

CLKB0和CLKB1将成为免费对。

生成的CLKB2输出反相时钟。当这个选项被设定，

CLKB2和CLKB3将成为免费对。

生成的CLKB4输出反相时钟。当这个选项被设定，

CLKB4和CLKB5将成为免费对。

非反转

文件编号： 38-07246牧师* G

第15 4

[+ ]反馈

CY23FP12

表1.可编程功能

CON组fi guration

下拉启用

FBK下拉启用

FBK SEL

描述

使能/禁止内部下拉所有输出

默认

启用

启用/禁用反馈通路内部下拉（适用于内部和启用

外部反馈拓扑结构）

内部和外部反馈拓扑之间选择

外

表2

列出了可以分配给每个4 S1和S2的组合的独立功能。当一个特定的S1和S2的

组合被选择时，该装置假定的配置（其本质上是一组在给定的函数

表2）

这已

预先分配给该特定的组合。

对于S1 / S2组合表2.可编程功能

功能

描述

默认

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

SEE

表4

第6页

输出使能CLKB [ 5 ： 4 ]启用/禁用CLKB [ 5 ： 4 ]输出对

输出使能CLKB [ 3 ： 2 ]启用/禁用CLKB [ 3 ： 2 ]输出对

输出使能CLKB [ 1 ： 0 ]启用/禁用CLKB [ 1 ： 0 ]输出对

输出使能CLKA [ 5 ： 4 ]启用/禁用CLKA [ 5 ： 4 ]输出对

输出使能CLKA [ 3 ： 2 ]启用/禁用CLKA [ 3 ： 2 ]输出对

输出使能CLKA [ 1 ： 0 ]启用/禁用CLKA [ 1 ： 0 ]输出对

自动电源关闭启用启用/禁用自动断电电路，监控的参考时钟上升沿启动

边缘和关断器件的情况下引用“失败”。此故障被触发

通过下面一组极限参考频率的漂移。这种自动断电电路被禁止

内部时，一个输出端的一个或多个被配置为直接驱动所述

参考时钟。

PLL掉电

M[7:0]

N[7:0]

X[6:0]

关闭时，该设备被配置为一个非PLL扇出缓冲器中的锁相环。

启用PLL

分配一个8位值参考分频器-M 。除法器可以是任何整数值2

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个8位值反馈分频器-N 。除法器可以是任何整数值

从1到256;然而， PLL输入频率不能大于10兆赫以下。

分配一个7位的值来输出分频器-X 。除法器可以是从1的任何整数值

5至130除以1,2,3，和4中预先编程的设备上，并且可以激活

通过适当的输出多路复用器的设置。

PLL的输出和基准时钟作为输出见源时钟之间进行选择

表4

分频器。

第6页

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKA5和CLKA4对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKA3和CLKA2对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKA1和CLKA0对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKB5和CLKB4对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKB3和CLKB2对。请参阅

表3

对分频器的值的列表6页。

独立地选择一个出了八个可能的输出分频器的将要连接到的2分频

CLKB1和CLKB0对。请参阅

表3

对分频器的值的列表6页。

分频器源

CLKA54来源

CLKA32来源

CLKA10来源

CLKB54来源

CLKB32来源

CLKB10来源

文件编号： 38-07246牧师* G

第15个5

[+ ]反馈

CY25100

现场和工厂可编程扩频

时钟发生器减少电磁干扰

特点

■

好处

■

宽工作输出（ SSCLK ）频率范围

3兆赫至200兆赫

可编程扩频与标称31.5千赫

调制频率

中心差： ± 0.25％ ±2.5 ％

向下传播： -0.5 ％至-5.0 ％

输入频率范围

外部晶振： 8 30 MHz的晶体基本

外部参考： 8 166 MHz的时钟

集成锁相环（PLL）的

现场可编程

CY25100SCF和CY25100SIF ， 8引脚SOIC

CY25100ZCF和CY25100ZIF ， 8引脚TSSOP

可编程晶体负载电容调谐阵列

低周期到周期抖动

3.3V操作

商业和工业操作

开/关功能的扩展频谱

掉电或输出使能功能

服务大多数PC外设，网络和消费

应用程序。

提供广泛流传百分比最高的

电磁干扰（EMI）的还原，以满足

监管机构的电磁兼容性（ EMC）要求一

求。降低开发和制造成本，并

时间进入市场。

省去了昂贵和难于使用高

为了晶体。

内部PLL产生高达200 MHz的输出。能够产生

自定义的频率由外部晶振或驱动源。

内部样品和原型数量的编程

可使用CY3672编程工具和

CY3690 （ TSSOP ）或CY3691 （ SOIC ）插座适配器。

量产批量已可通过赛普拉斯的价值

增值分销合作伙伴或通过使用第三方编程

从BP微，希洛系统，等等。

使输出时钟频率，通过调节微调

负载

的晶体。无需外部C

负载

电容器。

适用于大多数的PC ，消费类电子以及网络应用。

在标准和低功率系统应用程序的兼容性。

能力来启用或禁用扩展频谱与外部

引脚。

能够实现低功耗状态或输出时钟高阻状态。

■

逻辑框图

RFB

XIN

PLL

同

调制

控制

XOUT

可编程

CON组fi guration

产量

分频器

和

MUX

REFCLK

PD ＃或OE

SSON ＃

VDD

VSS

SSCLK

赛普拉斯半导体公司

文件编号： 38-07499牧师* F

198冠军苑

圣荷西

CA 95134-1709

408-943-2600

修订后的2008年11月4日

[+ ]反馈

CY25100

引脚配置

图1. CY25100 8引脚SOIC / TSSOP

1 VDD

SSON ＃ 8

SSCLK 7

XOUT

3 XIN / CLKIN

REFCLK 6

4 PD ＃ / OE

VSS 5

引脚说明

针

VDD

XOUT

XIN / CLKIN

PD ＃ / OE

名字

3.3V电源。

晶振输出。离开这个引脚如果使用外部时钟浮动。

晶振输入或参考时钟输入。

掉电引脚：低电平有效。如果PD ＃ = 0 ， PLL和XTAL断电，并输出

弱拉低。

输出使能引脚：高电平有效。如果OE = 1， SSCLK和REFCLK被启用。用户具有

无论是选择PD ＃或OE的功能选项。

电源接地。

缓冲基准输出。

扩频时钟输出。

扩频控制。 0 =上传播。 1 =蔓延了。

描述

VSS

REFCLK

SSCLK

SSON ＃

概述

该CY25100是一个扩频时钟发生器（ SSCG ） IC

用于降低EMI在今天的高速数字电子发现

系统。

该器件采用了赛普拉斯专有的PLL和传播

频谱时钟（ SSC ）技术，合成和调控

输入时钟的频率。通过频率调制

时钟，测得的电磁干扰的基波和谐波

频率被大大降低。这种减少在辐射

能量可以显著降低与符合成本

监管机构（EMC）的要求和提高

时间进入市场，而不会降低系统的性能。

该CY25100采用工厂或现场可编程组态

日粮存储器阵列合成输出频率，传播

百分比，晶体负载电容，在参考时钟输出/关，

扩频开/关功能，和PD ＃ / OE选项。

表1中。

引脚功能

引脚名称

针＃

单位

计划价值

输入

频率

总XTAL

负载

电容

3和2

产量

频率

SSCLK

兆赫

价差百分比

(0.5% – 5%,

0.25 ％区间）

SSCLK

输入数据，

参考

产量

REFOUT

打开或关闭

输入数据，

掉电或自动频率

输出使能调制

PD ＃ / OE

选择PD ＃或OE

输入数据，

SSCLK

千赫

31.5

传播百分比编程为中心扩散

或向下扩散与传播的各种比例。的范围为

中心的传播是从± 0.25 ％到± 2.50 ％。范围为下降

传播是从-0.5 ％至-5.0 ％。联系工厂小

或更大的扩散比例的量，如果需要的话。

输入到CY25100既可以是晶体或时钟

信号。输入频率范围为晶体是8到30兆赫，并且

时钟信号是8至166兆赫。

该CY25100有两个时钟输出， REFCLK和SSCLK 。该

非扩频REFCLK输出具有相同频率

作为CY25100的输入端。频率调制SSCLK

输出可在3至200兆赫进行编程。

该CY25100产品采用8引脚SOIC和TSSOP

与商业和工业的操作温度包

范围。

XIN和XOUT XIN和XOUT

3和2

兆赫

输入数据，输入数据，输入数据，

文件编号： 38-07499牧师* F

分页： 13 2

[+ ]反馈

CY25100

节目简介

现场可编程CY25100

该CY25100被编程在封装级，也就是说，在一个

编程接口。该CY25100是基于Flash的，所以零件

可以重新编程高达100倍。这允许快速和容易

设计变更和产品更新，并消除任何问题

与旧的和外的日期库存。

样品和小批量样机可以进行编程，

该CY3672程序员CY3690 （ TSSOP ）或CY3691

（ SOIC ）插座适配器。

产品功能

输入频率（ XIN ，引脚3和XOUT ，引脚2 ）

输入到CY25100可以是晶体或时钟。输入

频率范围为晶体是8到30兆赫，并且对于时钟信号的

为8 166兆赫。

XIN

和C

XOUT

（引脚3和2 ）

引脚1的负载电容（C

XIN

）和引脚8 （C

XOUT

）可

程序从12 pF到60 pF的0.5 pF的增量。该

这些片上晶体负载电容编程值是

相同的（ XIN = XOUT = 12 60 pF的）。

所需要的值

XIN

和C

XOUT

正在使用的计算

下式：

XIN

= C

XOUT

= 2C

– C

其中C

是所指定的水晶晶体负载电容

制造商和C

是寄生电容的PCB 。

例如，如果一个基本的16 MHz的晶体用C

16 pF的是

使用和C

为2 pF的，C

XIN

和C

XOUT

的计算公式为：

XIN

= C

XOUT

= （2× 16 ） - 2 = 30 pF的

如果使用的是驱动的参考，集合C

XIN

和C

XOUT

到最小

价值12 pF的。

CyberClocks在线软件

CyberClocks 在线软件是一个基于Web的软件应用程序

阳离子，其允许用户定制配置的所述CY25100 。所有

在参数

表1

给定为“输入数据”可以是

编程到CY25100 。 CyberClocks在线输出

工业标准的用于编程的JEDEC文件

CY25100 。 CyberClocks在线，请

www.cyberclock-

sonline.com

网站通过用户注册。要注册，填写

报名表并确保勾选“非标

设备“复选框。有关注册过程的详细信息

参考CY3672数据表

有关扩频软件信息

编程解决方案，请联系您当地的赛普拉斯销售表象

表性或现场应用工程师（ FAE ）。

输出频率，输出SSCLK （ SSCLK ，引脚7 ）

经调制的频率在SSCLK输出由产生的

合成输入的参考时钟。调制可以

通过SSON ＃数字控制输入停止（ SSON ＃ =高，无

调制）。如果调制停止时，时钟频率是

合成频率的标称值，而调制

（扩散率= 0）。合成时钟的范围是从

3至200兆赫。

CY3672 FTG编程套件和CY3690 / CY3691

转换插座

赛普拉斯CY3672 FTG程序员， CY3690和

CY3691插座适配器都需要编程CY25100 。

该CY3690使用户编程CY25100ZCF和

CY25100ZIF （ TSSOP ）。 CY3691提供编程的能力

CY25100SCF和CY25100SIF （ SOIC ）。每个插座适配器

自带CY25100的小样机的数量。该CY3690

和CY3691是一个单独的订购项目，所以在现有的用户

在CY3672 FTG开发套件或CY3672 -PRG的

程序员只需要订购的插座适配器编程

该CY25100 。

价差百分比（ SSCLK ，引脚7 ）

该SSCLK传播可以在任何百分比值被编程

从± 0.25 ％到± 2.5％的中心扩散，从-0.5 ％至

-5.0 ％下调蔓延。

参考输出（ REFOUT ，引脚6）

参考时钟输出具有相同频率和

相同的相位与输入时钟。此输出可被编程

启用（时钟）或禁用（高阻，时钟关闭）。如果这

输出不是必需的，它建议用户请求

禁用（高阻，时钟关）选项。

工厂可编程CY25100

工厂编程可用于批量制造用

赛普拉斯。所有申请必须提交给本地赛普拉斯

现场应用工程师（ FAE ）或销售代表。一

样品申请表（请参阅“ CY25100样品申请表”

www.cypress.com ）

必须完成。该请求后，

处理后，您将收到一个新的零件编号，样品，以及

数据表中的编程值。这个号码是

用于额外的样品索取及生产下单。

关于CY25100额外的信息可以从得到

赛普拉斯网站：

www.cypress.com 。

调频

频率调制被编程为31.5千赫的所有

SSCLK频率从3到200兆赫。与工厂联系，如果

更高的调制频率是必要的。

掉电或输出使能（ PD ＃或OE引脚4 ）

该部分可以被编程，以包括任何的PD ＃或OE

功能。 PD ＃功能关闭电源，振荡器和PLL 。该

OE函数禁止输出。

文件编号： 38-07499牧师* F

第13 3

[+ ]反馈

CY25100

绝对最大额定值

电源电压（V

） ........................................ -0.5 + 7.0V

直流输入电压......................................- 0.5V至V

+ 0.5

存储温度（无冷凝） ..... -55 ° C至+ 125°C

结温................................ -40 ° C至+ 125°C

数据保留在TJ = 125°C ................................ > 10年

封装功耗...................................... 350毫瓦

静电放电电压.......................................... > 2000V

（每MIL -STD -883方法3015 ）

推荐水晶规格

参数

喃

LNOM

描述

标称晶振频率

额定负载电容

等效串联电阻（ESR ）

内部负荷上限

基本模式

并联谐振的基础模式， AT切割

民

–

典型值

–

0.5

最大

–

单位

兆赫

–

由于采用典型的R第三泛音模式的ESR比比率

值是多少

基本模式ESR

小于最大规格

晶振驱动电平

任何外部串联电阻假设

工作条件

参数

负载

REF

电源电压

环境温度商用

周围的工业温度

最大负载电容的引脚6和引脚7

外部参考晶振

（基本调谐晶体只）

外部参考时钟

SSCLK

REFCLK

MOD

SSCLK输出频率，C

负载

= 15 pF的

REFCLK输出频率，C

负载

= 15 pF的

扩频调制频率

上电时所有VDDS达到指定的最低电压（功率斜坡必须

单调）

描述

民

3.13

–40

–

30.0

0.05

典型值

3.30

–

31.5

–

最大

3.45

166

200

166

33.0

500

单位

°C

兆赫

千赫

DC电气特性

参数

XIN

XOUT[1]

[1]

描述

输出高电流

输出低电流

输入高电压

输入低电压

输入高电流， PD ＃ / OE和

SSON ＃引脚

条件

= V

– 0.5, V

= 3.3V （源）

= 0.5, V

= 3.3V （汇）

CMOS电平，V 70％

CMOS电平，V 30％

= V

民

0.7V

–

–10

–

典型值

–

最大

单位

0.3V

μA

输入低电平电流， PD ＃ / OE和SSON ＃ V

= V

引脚

输出漏电流

在2引脚可编程电容

和引脚3

输入电容的引脚4和引脚8

三态输出， PD ＃ / OE = 0

电容最小设定

电容在最高设置

输入引脚除外XIN和XOUT

–

记

1.通过特性保证，未经100％测试。

文件编号： 38-07499牧师* F

第13 4

[+ ]反馈

CY25100

DC电气特性

参数

VDD

DDS

（续）

条件

= 3.45V ，散热片= 30 MHz时，

REFCLK = 30 MHz时， SSCLK = 66 MHz时，

负载

= 15 pF的， PD ＃ / OE = SSON ＃ = V

= 3.45V ，设备断电与

PD ＃ = 0V （驱动参考拉低）

描述

电源电流

民

–

典型值

最大

单位

μA

待机电流

–

AC电气特性

[1]

参数

描述

输出占空比

SR1

SR2

SR3

SR4

CCJ1[2]

上升沿斜率

下降沿摆率

上升沿斜率

下降沿摆率

周期到周期抖动

SSCLK （引脚7 ）

条件

SSCLK ，测得V

REFCLK ，测得V

CLKIN的占空比= 50 ％时的输入偏置

SSCLK从3至100MHz ; REFCLK为3

100兆赫。 20 ％的V -80％

SSCLK从3至100MHz ; REFCLK为3

100兆赫。 80 ％的V -20 ％

SSCLK从100到200兆赫;从100 REFCLK

以166 MHz的20 ％V -80 ％

SSCLK从100到200兆赫;从100 REFCLK

以166 MHz的80 ％V -20 ％

CLKIN = SSCLK = 166 MHz时， 2 ％的价差，

REFCLK关闭

CLKIN = SSCLK = 66 MHz时， 2 ％的价差，

REFCLK关闭

CLKIN = SSCLK = 33 MHz时， 2 ％的价差，

REFCLK关闭

CLKIN = SSCLK = 166 MHz时， 2 ％的价差，

REFCLK上

CLKIN = SSCLK = 66 MHz时， 2 ％的价差，

REFCLK上

CLKIN = SSCLK = 33 MHz时， 2 ％的价差，

REFCLK上

CLKIN = SSCLK = 166 MHz时， 2 ％的价差，

REFCLK上

CLKIN = SSCLK = 66 MHz时， 2 ％的价差，

REFCLK上

CLKIN = SSCLK = 33 MHz时， 2 ％的价差，

REFCLK上

要停止从PD ＃下降沿时间

输出（异步）

从OE下降沿停止输出时间

（异步）

从上升沿OE为输出的有效时间

频率（异步）

从上升沿PD ＃到输出的有效时间

频率（异步）

从上升沿PD ＃到输出的有效时间

频率（异步）处理，在参考时钟

正确的频率

民

0.7

1.0

1.2

–

典型值

1.1

1.6

100

130

100

105

200

100

135

150

3.5

最大

3.6

4.0

120

130

170

130

140

260

100

130

180

350

单位

V / ns的

CCJ2[2]

周期到周期抖动

SSCLK （引脚7 ）

CCJ3[2]

周期到周期抖动

REFCLK （引脚6 ）

STP

OE1

OE2

PU1

PU2

关机时间

（引脚4 = PD ＃）

输出禁止时间

（引脚4 = OE ）

输出使能时间

（引脚4 = OE ）

上电时，

晶体被用来

上电时，

参考时钟被用来

记

2.抖动是取决于配置。实际的抖动是依赖于XIN抖动和边沿速率，主动输出的数量，输出频率，传播率，温度，

和输出负载。

文件编号： 38-07499牧师* F

第13个5

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