【CY2SSTV857-27差分时钟缓冲器/驱动器DDR333/PC2700-Compliant特点工】,IC型号CY2SSTV857ZXC-27T,CY2SSTV857ZXC-27T PDF资料,CY2SSTV857ZXC-27T经销商,ic,电子元器件-51电子网

CY2SSTV857-27

差分时钟缓冲器/驱动器

DDR333/PC2700-Compliant

特点

工作频率： 60 MHz至200 MHz的

支持266 ， 333 MHz的DDR SDRAM

从1差分输入10差分输出

扩频兼容

低抖动（周期到周期）： < 75

极低的偏移： < PS 100

电源管理控制输入

高阻抗输出时输入时钟< 10兆赫

2.5V操作

与CDC857-2和-3引脚兼容

48引脚TSSOP封装

工业级温度范围。的

–40°

至+ 85°C

符合JEDEC DDR规格

描述

该CY2SSTV857-27是一款高性能，低偏移，

低抖动零延迟缓冲器设计为分配差

时钟在高速应用。该CY2SSTV857-27

产生10差分对时钟输出从一个differ-

无穷区间对时钟输入。此外， CY2SSTV857-27

具有差分反馈时钟输出和输入。这

允许CY2SSTV857-27用作零延迟缓冲器。

当在嵌套的时钟树用作零延迟缓冲器，所述

CY2SSTV857-27锁定到输入参考，并转化

接近零延迟低偏移输出。

框图

引脚配置

PD ＃

AVDD

牛逼EST和

P流erdo W N

1。· GIC

Y0#

Y1#

Y2#

Y3#

Y4#

Y5#

Y6#

Y7#

Y8#

Y9#

UT FBO

FBO ü T＃

VSS

Y0#

VDDQ

Y1#

VSS

Y2#

VDDQ

LK ＃

VDDQ

AVDD

AVSS

VSS

Y3#

VDDQ

Y4#

VSS

Y5#

VDDQ

Y6#

VSS

Y7#

VDDQ

PD ＃

F B IN

F B IN ＃

VDDQ

FBOUT ＃

FBOUT

VSS

Y8#

VDDQ

Y9#

VSS

CY2SSTV857-27

LK ＃

F B IN

F B IN ＃

PLL

赛普拉斯半导体公司

文件编号： 38-07464牧师* G

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2005年1月25日

CY2SSTV857-27

引脚说明

引脚数

13, 14

3, 5, 10, 20, 22

2, 6, 9, 19, 23

27, 29, 39, 44, 46

26, 30, 40, 43, 47

引脚名称

CLK ， CLK ＃

FBIN ＃

FBIN

Y(0:4)

Y#(0:4)

Y(9:5)

Y#(9:5)

FBOUT

I / O

[1]

引脚说明

差分时钟输入。

电动

特征

低压差分输入

反馈时钟输入。

连接到FBOUT ＃访问的差分输入

PLL 。

反馈时钟输入。

连接到FBOUT用于访问

PLL 。

时钟输出

反馈时钟输出。

连接到FBIN正常

操作。在此输出旁路电容的延迟将控制

参考输入/输出时钟的相位关系。

反馈时钟输出。

连接到FBIN ＃正常

操作。在此输出旁路电容的延迟将控制

参考输入/输出时钟的相位关系。

掉电＃输入。

当PD ＃设为高电平时，所有的Q和Q ＃

输出被使能，并切换以相同的频率为时钟。

当设置为低，所有的Q和Q ＃输出被禁止的Hi- Z和

PLL掉电。

2.5V电源的输出时钟缓冲器。

2.5V电源的PLL 。

当VDDA为GND ， PLL是

旁路和CLK直接缓冲到该设备输出。

在禁用（ PD ＃ = 0 ）时， PLL掉电。

共同点

模拟地

标称值为2.5V

差分输出

FBOUT ＃

PD ＃

4, 11,12,15, 21, 28,

34, 38, 45

VDDQ

AVDD

1, 7, 8, 18, 24, 25,

31, 41, 42, 48

VSS

AVSS

0.0V地面

0.0V模拟

地

当VDDA绑低， PLL被关闭，

绕过用于测试目的。

零延迟缓冲器

时作为零延迟缓冲器使用的CY2SSTV857-27将

很可能是在嵌套时钟树的应用程序。对于这些应用

系统蒸发散的CY2SSTV857-27提供差分时钟输入对

作为PLL的参考。该CY2SSTV857-27那么可以锁定

参考和转换接近零延迟低偏移

输出。对于正常操作，外部反馈输入，

FBIN ，被连接到所述反馈输出， FBOUT 。通过

反馈输出连接到反馈输入的

通过该装置的传播延迟被消除。该PLL

工作，以便与输入的基准边的输出边缘

从而产生接近零的延迟。参考频率

将影响静态相位PLL的偏移量，从而相对

输入和输出之间的延迟。

电源管理

输出使CY2SSTV857-27的/禁用控制允许

用户实施的功率管理方案进

设计。输出三态/禁用当PD ＃是

置为低电平（见

表1）。

注意：

1.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚，其

高频滤波特性将通过迹线的引线电感被取消。

文件编号： 38-07464牧师* G

第2 9

CY2SSTV857-27

表1.功能表

输入

AVDD

GND

2.5V

PD ＃

CLK

< 10兆赫

CLK ＃

< 10兆赫

高阻

输出

FBOUT

高阻

FBOUT ＃

高阻

PLL

旁路/关

关闭

CLKIN

FBIN

（相位误差）

FBOUT

SK （ O）

图1.相位误差和偏移波形

CLKIN

YX或FBIN

图2.传播延迟时间t

PLH

, t

PHL

文件编号： 38-07464牧师* G

第3 9

CY2SSTV857-27

C（ N）

C(n+1)

图3.周期到周期抖动

= 2.5"

DDR _SDRAM

代表一个电容性负载

CLK

120

欧姆

CLK ＃

VTR

FBIN

120

欧姆

FBIN ＃

FBOUT

FBOUT ＃

0.3"

VCP

DDR -

SDRAM

120

欧姆

PLL

DDR -

SDRAM

= 0.6" （斯普利特终结者）

输出负载电容为2 DDR -SDRAM负载： 5 pF< CL< 8 pF的

图4.时钟结构＃ 1

= 2.5"

DDR -SDRAM

代表一个电容性负载

CLK

120欧

CLK ＃

PLL

= 0.6" （斯普利特终结者）

DDR -SDRAM

堆

DDR -SDRAM

VTR

FBIN

120欧

FBIN ＃

FBOUT

DDR -SDRAM

VCP

DDR -SDRAM

120欧

DDR -SDRAM

堆

FBOUT ＃

0.3"

输出负载capacitancce 4 DDR -SDRAM负载： 10 pF的< < CL 16 pF的

图5.时钟结构＃ 1

文件编号： 38-07464牧师* G

第4页第9

CY2SSTV857-27

VDDQ

V D D Q / 2

14 pF的

OUT

60° HM

VTR

= 120° HM

OUT ＃

60° HM

14 pF的

V D D Q / 2

VCP

权证IV E

图6.差分信号直接使用终端电阻

文件编号： 38-07464牧师* G

第5 9

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