初步
CY2SSTU877
1.8V ， 500兆赫， 10路输出JEDEC兼容
零延迟缓冲器
特点
工作频率： 125 MHz至500 MHz的
支持DDRII SDRAM
1至10差分时钟缓冲器（ SSTL_18 ）
扩频兼容
低抖动（周期到周期） ： 40 ps的
极低的输出至输出偏斜： 40 ps的
自动断电功能，当输入为低电平
- 1.8V工作
完全符合JEDEC标准（ JESD 82-8 ）
52球BGA
分配一个差分时钟输入对（ CK ， CK ＃ ）以10 differ-
无穷区间对时钟输出（ Y [ 0 ： 9 ] ， Y＃ [ 0 ： 9 ] ）和一个差分
对反馈时钟输出（ FBOUT ， FBOUT ＃ ） 。
输入时钟（ CK ， CK ＃ ） ，反馈时钟（ FBIN ，
FBIN ＃ ），则LVCMOS （OE ，操作系统） ，以及模拟电源输入
（ AVDD ）控制时钟输出。
在CY2SSTU877时钟驱动的PLL使用的输入
时钟（ CK，CK ＃）和反馈时钟（ FBIN ， FBIN ＃ ），以
提供高性能，低偏移，低抖动输出differ-
无穷区间的时钟（ Y [ 0 ： 9 ] ， Y＃ [ 0 ： 9 ] ） 。该CY2SSTU877还能够
跟踪扩频时钟（ SSC ） ，从而降低EMI 。
当AVDD接地， PLL被关闭和绕过
用于测试目的。当两个时钟信号（ CK，CK ＃ ）的逻辑
低电平时，器件将进入低功耗模式。输入逻辑
在差分输入检测电路中，独立于
输入缓存器，将检测到逻辑低电平，并执行
低功耗状态，所有输出，反馈，和PLL
为OFF 。当从两者都是逻辑低输入转换
到是差分信号， PLL将被重新打开时，
输入和输出将被启用和PLL将获得
反馈时钟对之间的相位锁定（ FBIN ， FBIN ＃ ）
与输入时钟对（ CK，CK ＃ ）指定stabili-内
矩阵特殊积时间t
L
.
功能说明
该CY2SSTU877是一款高性能，低偏移，低抖动
零延迟缓冲器设计，分发差分时钟在
高速应用。
此锁相环（PLL）的时钟缓冲器被设计为一个
V
DD
1.8V的，一个AV
DD
1.8V和SSTL18差分数据的
输入和输出电平。该装置是一个零延迟缓冲器
框图
引脚配置
1
A
B
C
D
E
F
G
H
J
K
CLKT1
CLKC1
CLKC2
CLKT2
CLK_INT
CLK_INC
AGND
AVDD
CLKT3
CLKC3
2
CLKT0
GND
GND
VDDQ
VDDQ
VDDQ
VDDQ
GND
GND
CLKC4
3
CLKC0
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT4
4
CLKC5
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT9
5
CLKT5
GND
GND
OS
VDDQ
OE
VDDQ
GND
GND
CLKC9
6
CLKT6
CLKC6
CLKC7
CLKT7
FB_INT
FB_INC
FB_OUTC
FB_OUTT
CLKT8
CLKC8
52 BGA
赛普拉斯半导体公司
文件编号： 38-07575牧师* E
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年1月27日
初步
引脚说明
PIN号
G1
H1
E1 ， F1
E6 ， F6
H6 ， G6
AGND
AVDD
FB_INT ， FB_INC
FB_OUTT ，
FB_OUTC
名字
1.8V模拟电源
反馈差分时钟输入
反馈差分时钟输出
地
描述
地面为1.8V模拟电源
CY2SSTU877
CLK_INT ， CLK_INC差分时钟输入使用（ 10K - 100KΩ ）下拉电阻
B2，B3， B4，B5， C2，C5 ，H2， H5 ，J2，J3 ，J4， GND
J5
F5
D5
D2 ，D3，D4 ，E2， E5 ，F2， G2，G3， G4，G5
A 2， A 1， D 1 ，J 1 ， K 3 ， A 5 ，A 6， D 6， J6 ，K4，
A3， B1，C1， K 1，K ，A 4， B 6， C 6 ，K6， K5
表1.功能表
输入
AVDD
GND
GND
GND
GND
VDD
VDD
VDD
VDD
VDD
X
OE
H
H
L
L
L
L
H
H
X
X
OS
X
X
H
L
H
L
X
X
X
X
CLK_INT CLK_INC
L
H
L
H
L
H
L
H
L
H
H
L
H
L
H
L
H
L
L
H
OE
OS
VDDQ
CLKT [0： 9]
CLKC [0： 9]
输出使能（异步）的CLKT [ 0 ： 9]和CLKC [ 0 ： 9 ]
输出选择（连接到GND或VDDQ ）
1.8V电源
输入时钟CLK的缓冲输出
输入时钟CLK的缓冲输出
输出
CLKT
L
H
Lz
Lz,CLKT7
活跃
Lz
Lz,CLKT7
活跃
L
H
Lz
CLKC
H
L
Lz
Lz,CLKC7
活跃
Lz
Lz,CLKC7
活跃
H
L
Lz
FB_OUTT FB_OUTC
L
H
L
H
L
H
L
H
Lz
版权所有
H
L
H
L
H
L
H
L
Lz
PLL
旁路/关
旁路/关
旁路/关
旁路/关
On
On
On
On
关闭
推荐工作条件
参数
T
A
（ COM ）。
V
DD
， AV
DD
描述
工作环境温度
工作电压
条件
分钟。
0
1.7
马克斯。
70
1.9
单位
°C
V
文件编号： 38-07575牧师* E
第2 9
初步
AC时序规范
参数
F
CLK
T
DC
T
ODC
T
LOCK
T
国民银行
T
ODIS
Tjitt （ CC）
Tjit （期）
Tjit （ H-期）
T
(φ)
T
（ ω ）达因
T
SKEW
S
LR （ O）
S
LR （ I）
[1,2]
CY2SSTU877
分钟。
125
250
40
48
–
马克斯。
500
500
60
52
15
8
8
40
30
45
60
50
40
40
4
4
单位
兆赫
兆赫
%
%
s
ns
ns
ps
ps
ps
ps
ps
ps
ps
V / ns的
V / ns的
V / ns的
描述
时钟频率（最大）
时钟频率（应用程序）
输入占空比
输出占空比
PLL锁定时间
输出使能时间
输出禁止时间
周期到周期抖动
周期抖动
半周期周期到周期抖动
静态相位偏移
动态相位偏移
时钟歪斜
输出压摆率
输入转换率
条件
室温和标称V
DDQ
室温和标称V
DDQ
OE任何CLKT / CLKC [ 0 ： 9 ]
OE任何CLKT / CLKC [ 0 ： 9 ]
–
–
–40
–30
高于270 MHz的
低于270 MHz的
平均1000次
–45
–60
–50
–40
–
CLKT / CLKC [ 0 ： 9 ] ， FB_OUTT ，
FB_OUTC
CLK_INT ， CLK_INC ， FB_INT ，
FB_INC
OE
1.5
1
0.5
图1.测试负载的定时测量
注意事项：
1.工作时钟频率指示的范围超过该PLL必须能够锁定的，但其中不要求，以满足其他时序参数（用于
低速系统调试） 。
2.应用时钟频率指示范围该PLL必须满足所有的时序要求。
文件编号： 38-07575牧师* E
第4页第9
CY2SSTU877
1.8V ， 500兆赫， 10路输出符合JEDEC标准零延迟缓冲器
特点
工作频率： 125 MHz至500 MHz的
支持DDRII SDRAM
1至10差分时钟缓冲器（ SSTL_18 ）
扩频兼容
低抖动（周期到周期） ： 40 ps的
极低的输出至输出偏斜： 40 ps的
自动断电功能，当输入为低电平
- 1.8V工作
完全符合JEDEC标准（ JESD 82-8 ）
52球BGA
分配一个差分时钟输入对（ CK ， CK ＃ ）以10 differ-
无穷区间对时钟输出（ Y [ 0 ： 9 ] ， Y＃ [ 0 ： 9 ] ）和一个差分
对反馈时钟输出（ FBOUT ， FBOUT ＃ ） 。
输入时钟（ CK ， CK ＃ ） ，反馈时钟（ FBIN ，
FBIN ＃ ），则LVCMOS （OE ，操作系统） ，以及模拟电源输入
（ AVDD ）控制时钟输出。
在CY2SSTU877时钟驱动的PLL使用的输入
时钟（ CK，CK ＃）和反馈时钟（ FBIN ， FBIN ＃ ），以
提供高性能，低偏移，低抖动输出differ-
无穷区间的时钟（ Y [ 0 ： 9 ] ， Y＃ [ 0 ： 9 ] ） 。该CY2SSTU877还能够
跟踪扩频时钟（ SSC ） ，从而降低EMI 。
当AVDD接地， PLL被关闭和绕过
用于测试目的。当两个时钟信号（ CK，CK ＃ ）的逻辑
低电平时，器件将进入低功耗模式。输入逻辑
在差分输入检测电路中，独立于
输入缓存器，将检测到逻辑低电平，并执行
低功耗状态，所有输出，反馈，和PLL
为OFF 。当从两者都是逻辑低输入转换
到是差分信号， PLL将被重新打开时，
输入和输出将被启用和PLL将获得
反馈时钟对之间的相位锁定（ FBIN ， FBIN ＃ ）
与输入时钟对（ CK，CK ＃ ）指定stabili-内
矩阵特殊积时间t
L
.
功能说明
该CY2SSTU877是一款高性能，低偏移，低抖动
零延迟缓冲器设计，分发差分时钟在
高速应用。
此锁相环（PLL）的时钟缓冲器被设计为一个
V
DD
1.8V的，一个AV
DD
1.8V和SSTL18差分数据的
输入和输出电平。该装置是一个零延迟缓冲器
框图
引脚配置
1
A
B
C
D
E
F
G
H
J
K
CLKT1
CLKC1
CLKC2
CLKT2
CLK_INT
CLK_INC
AGND
AVDD
CLKT3
CLKC3
2
CLKT0
GND
GND
VDDQ
VDDQ
VDDQ
VDDQ
GND
GND
CLKC4
3
CLKC0
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT4
4
CLKC5
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT9
5
CLKT5
GND
GND
OS
VDDQ
OE
VDDQ
GND
GND
CLKC9
6
CLKT6
CLKC6
CLKC7
CLKT7
FB_INT
FB_INC
FB_OUTC
FB_OUTT
CLKT8
CLKC8
52 BGA
1.0版， 2006年11月21日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第1页8
www.SpectraLinear.com
CY2SSTU877
引脚说明
PIN号
G1
H1
E1 ， F1
E6 ， F6
H6 ， G6
AGND
AVDD
FB_INT ， FB_INC
FB_OUTT ，
FB_OUTC
名字
1.8V模拟电源
反馈差分时钟输入
反馈差分时钟输出
地
输出使能（异步）的CLKT [ 0 ： 9]和CLKC [ 0 ： 9 ]
输出选择（连接到GND或VDDQ ）
1.8V电源
输入时钟CLK的缓冲输出
输入时钟CLK的缓冲输出
描述
地面为1.8V模拟电源
CLK_INT ， CLK_INC差分时钟输入使用（ 10K - 100K ）下拉电阻
B2，B3， B4，B5， C2，C5 ，H2， H5 ，J2，J3 ，J4， GND
J5
F5
D5
D2 ，D3，D4 ，E2， E5 ，F2， G2，G3， G4，G5
A 2， A 1， D 1 ，J 1 ， K 3 ， A 5 ，A 6， D 6， J6 ，K4，
A3， B1，C1， K 1，K ，A 4， B 6， C 6 ，K6， K5
表1.功能表
输入
AVDD
GND
GND
GND
GND
VDD
VDD
VDD
VDD
VDD
X
OE
H
H
L
L
L
L
H
H
X
X
OS
X
X
H
L
H
L
X
X
X
X
CLK_INT CLK_INC
L
H
L
H
L
H
L
H
L
H
H
L
H
L
H
L
H
L
L
H
OE
OS
VDDQ
CLKT [0： 9]
CLKC [0： 9]
输出
CLKT
L
H
Lz
Lz,CLKT7
活跃
Lz
Lz,CLKT7
活跃
L
H
Lz
CLKC
H
L
Lz
Lz,CLKC7
活跃
Lz
Lz,CLKC7
活跃
H
L
Lz
FB_OUTT FB_OUTC
L
H
L
H
L
H
L
H
Lz
版权所有
H
L
H
L
H
L
H
L
Lz
PLL
旁路/关
旁路/关
旁路/关
旁路/关
On
On
On
On
关闭
推荐工作条件
参数
T
A
（ COM ）。
V
DD
， AV
DD
描述
工作环境温度
工作电压
条件
分钟。
0
1.7
马克斯。
70
1.9
单位
°C
V
1.0版， 2006年11月21日
第2页8
CY2SSTU877
AC时序规范
参数
F
CLK[1,2]
T
DC
T
ODC
T
LOCK
T
国民银行
T
ODIS
Tjitt （ CC）
Tjit （期）
Tjit （ H-期）
T
(
T
(
描述
时钟频率（最大）
时钟频率（应用程序）
输入占空比
输出占空比
PLL锁定时间
输出使能时间
输出禁止时间
周期到周期抖动
周期抖动
半周期周期到周期抖动
静态相位偏移
动态相位偏移
时钟歪斜
输出压摆率
输入转换率
CLKT / CLKC [ 0 ： 9 ] ， FB_OUTT ，
FB_OUTC
CLK_INT ， CLK_INC ， FB_INT ，
FB_INC
OE
高于270 MHz的
低于270 MHz的
)
）达因
条件
室温和标称V
DDQ
室温和标称V
DDQ
分钟。
125
250
40
48
–
马克斯。
500
500
60
52
15
8
8
40
30
45
60
50
40
40
4
4
单位
兆赫
兆赫
%
%
s
ns
ns
ps
ps
ps
ps
ps
ps
ps
V / ns的
V / ns的
V / ns的
OE任何CLKT / CLKC [ 0 ： 9 ]
OE任何CLKT / CLKC [ 0 ： 9 ]
–
–
–40
–30
–45
–60
–50
–40
–
1.5
1
0.5
平均1000次
T
SKEW
S
LR （ O）
S
LR （ I）
图1.测试负载的定时测量
注意事项：
1.工作时钟频率指示的范围超过该PLL必须能够锁定的，但其中不要求，以满足其他时序参数（用于
低速系统调试） 。
2.应用时钟频率指示范围该PLL必须满足所有的时序要求。
1.0版， 2006年11月21日
第4页8
QQ：2880707522 复制
