CY28RS400
时钟发生器为ATI
特点
支持Intel CPU
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
48 MHz的USB时钟
33 MHz的PCI时钟
中央处理器
x3
SRC
x8
PCI
x1
REF
x3
USB_48
x1
RS400芯片组
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚SSOP和TSSOP封装
框图
XIN
XOUT
CPU_STP ＃
CLKREQ [0：1 ]＃
FS_ [C ： A]
VTT_PWRGD ＃
IREF
引脚配置
VDD_REF
文献[ 0 ： 2 ]
XTAL
OSC
PLL1
PLL的参考频率
分频器
网
PD
PLL2
SDATA
SCLK
I
2
C
逻辑
XIN
XOUT
VDD_48
VDD_CPU
USB_48
CPUT [0： 2]， CPUC [0： 2]，
VSS_48
VDD_SRC
VTT_PWRGD ＃ / PD
SRCT [0： 4] ， SRCC [0： 5]
SCLK
SDATA
VDD_SRCS
SRCST [0：1 ] ， SRCSC [0：1 ]
FSC
CLKREQ#0
VDD_PCI
CLKREQ#1
PCI
SRCT5
SRCC5
VDD_SRC
VSS_SRC
VDD_48兆赫
SRCT4
SRCC4
SRCT3
USB_48
SRCC3
VSS_SRC
VDD_SRC
SRCT2
SRCC2
SRCT1
SRCC1
VSS_SRC
SRCST1
SRCSC1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDD_REF
VSS_REF
REF0/FSA
REF1/FSB
REF2
VDD_PCI
PCI0/409_410
VSS_PCI
CPU_STOP ＃
CPUT0
CPUC0
VDD_CPU
VSS_CPU
CPUT1
CPUC1
CPUT2
CPUC2
VDDA
VSSA
IREF
VSS_SRC1
VDD_SRC1
SRCT0
SRCC0
VDD_SRCS
VSS_SRCS
SRCST0
SRCSC0
56 SSOP / TSSOP
CY28RS400
1.0版， 2006年11月22日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第18页1
www.SpectraLinear.com
CY28RS400
引脚说明
PIN号
47,46,43,42,
41,40
50
名字
CPUT / C [2 ：0]的
PCI0/409_410
TYPE
O， DIF差分CPU时钟输出。
英特尔的Type- X的缓冲区。
I / O ，
PD
33 MHz的时钟输出/ CPU频率表中选择
英特尔的Type-5的缓冲。
0 = 410频率选择表
1 = 409频率选择表。
这有一个内部下拉
精密电阻连接到该引脚连接到内部电流基准。
描述
37
54
53
52
7
8
27, 28, 30, 29
12, 13, 16,
17, 18, 19,
22, 23, 24, 25
,34,33
10,11
IREF
REF0 / FSA
REF1/FSB
REF2
SCLK
SDATA
SRCST / C [1 ：0]的
SRCT /℃ [5：0 ]
I
I / O ， SE ， 14.318 MHz的参考时钟输出中/ CPU频率选择。英特尔的Type-5的缓冲。
I / O ， SE 14.318 MHz的参考时钟输出中
/ CPU频率选择。
英特尔的Type-5的缓冲。
O， SE 14.318 MHz的参考时钟输出中。英特尔的Type-5的缓冲。
我， PU
SMBus兼容SCLOCK.This引脚具有内部上拉，但三态掉电。
I / O ，PU SMBus兼容SDATA.This引脚具有内部上拉，但三态掉电。
O， DIF差分串行可选参考时钟。英特尔的Type- X的缓冲区。包括超频
通过SMBus支持
O， DIF 100 MHz差分串行参考时钟。英特尔的Type- X的缓冲区。
CLKREQ ＃ [ 0 ： 1 ]
我， SE ，输出使能控制SRCT / C 。输出使能控制所需要的MiniCard
PD规范。这些引脚具有内部上拉下来。
0 =选定SRC输出使能， 1 =选定SRC输出被禁止
O， SE 48 MHz的时钟输出。英特尔的Type- 3A缓冲区。
I
PD
我， PU
I
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
GND
GND
I
O
3.3V LVTTL输入。此引脚用于锁存FS_A ， FS_B电平敏感频闪，
FS_C和409_410投入。断言VTT_PWRGD ＃ （低电平有效） ，该引脚后
成为一个实时输入用于断言掉电（高电平有效）
3.3V LVTTL输入。该引脚用于门的CPU输出。 CPU输出变为
关闭此引脚的说法后两个周期
3.3V LVTTL输入。 CPU时钟频率选择
3.3V的电源USB输出
对于CPU输出的3.3V电源
3.3V的电源输出， PCI
对于REF输出3.3V电源
为SRC输出3.3V电源
为SRC输出3.3V电源
为索马里红新月会输出3.3V电源
3.3V模拟电源的锁相环
地面的USB输出
地面CPU输出
地面PCI输出
地面REF输出
地面SRC输出
地面SRC输出
地面SRCS输出
模拟地
14.318 MHz的晶振输入
14.318 MHz的晶振输出
4
6
USB_48
VTT_PWRGD ＃ / PD
48
9
3
45
51
56
14, 21
35
32
39
5
44
49
55
15, 20, 26
36
31
38
1
2
CPU_STP ＃
FSC
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDD_SRC1
VDD_SRCS
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSS_SRC1
VSS_SRCS
VSSA
XIN
XOUT
1.0版， 2006年11月22日
第18页2
CY28RS400
频率选择引脚（ FS_A ， FS_B ， FS_C和
409_410)
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C和409_410
输入VTT_PWRGD ＃断言（看到由时钟前
合成器） 。当VTT_PWRGD ＃被采样低的
时钟芯片（显示处理器VTT电压是稳定的） ，在
时钟芯片样品FS_A ， FS_B ， FS_C和409_410输入
值。对于FS_A ， FS_B ， FS_C和409_410所有逻辑电平
VTT_PWRGD ＃采用了一次性的功能在于，一旦
在VTT_PWRGD ＃有效的低点已经取样，所有进一步的
VTT_PWRGD ＃ ， FS_A ， FS_B ， FS_C和409-410转换
将被忽略。有2个CPU的频率选择表。一
基于CK409规格和一个基于所述
CK410规格。要使用的表是通过确定
由锁存的PCI0 / 409_410引脚上的值
VTT_PWRGD / PD ＃引脚。 A' 0'这个引脚选择410
频率表和该引脚上的'1'，选择409频率
表。在409的表中，只有FS_A和FS_B销影响
频率选择。
表1.频率选择表（ FS_A FS_B FS_C ） 410模式， 409_410 = 0
FS_C
1
0
0
0
1
FS_B
0
0
1
0
1
FS_A
1
1
0
0
1
中央处理器
100兆赫
133兆赫
200兆赫
266兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
表2.频率选择表（ FS_A FS_B ） 410模式， 409_410 = 1
FS_B
0
0
1
FS_A
0
1
0
中央处理器
100兆赫
133兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
描述
表3.命令代码定义
位
7
(6:5)
(4:0)
片选地址，设置为' 00'到接入设备
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 00000 '
0 =块读取或块写操作， 1 =字节读取或字节写操作
表4块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
描述
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
块读协议
描述
1.0版， 2006年11月22日
第18页3
CY28RS400
时钟发生器为ATI
RS400芯片组
特点
支持Intel CPU
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
48 - MHz的USB时钟
33 - MHz的PCI时钟
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚SSOP和TSSOP封装
中央处理器
x3
SRC
x8
PCI
x1
REF
x3
USB_48
x1
框图
XIN
XOUT
CPU_STP ＃
CLKREQ [0：1 ]＃
FS_ [C ： A]
VTT_PWRGD ＃
IREF
引脚配置
VDD_REF
文献[ 0 ： 2 ]
XTAL
OSC
PLL1
PLL的参考频率
分频器
网
PD
PLL2
SDATA
SCLK
I
2
C
逻辑
XIN
XOUT
VDD_48
VDD_CPU
USB_48
CPUT [0： 2]， CPUC [0： 2]，
VSS_48
VDD_SRC
VTT_PWRGD ＃ / PD
SRCT [0： 4] ， SRCC [0： 5]
SCLK
SDATA
VDD_SRCS
SRCST [0：1 ] ， SRCSC [0：1 ]
FSC
CLKREQ#0
VDD_PCI
CLKREQ#1
PCI
SRCT5
SRCC5
VDD_SRC
VSS_SRC
VDD_48兆赫
SRCT4
SRCC4
SRCT3
USB_48
SRCC3
VSS_SRC
VDD_SRC
SRCT2
SRCC2
SRCT1
SRCC1
VSS_SRC
SRCST1
SRCSC1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDD_REF
VSS_REF
REF0/FSA
REF1/FSB
REF2
VDD_PCI
PCI0/409_410
VSS_PCI
CPU_STOP ＃
CPUT0
CPUC0
VDD_CPU
VSS_CPU
CPUT1
CPUC1
CPUT2
CPUC2
VDDA
VSSA
IREF
VSS_SRC1
VDD_SRC1
SRCT0
SRCC0
VDD_SRCS
VSS_SRCS
SRCST0
SRCSC0
56 SSOP / TSSOP
赛普拉斯半导体公司
文件编号： 38-07637牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月19日
CY28RS400
CY28RS400
引脚说明
PIN号
47,46,43,42,
41,40
50
名字
CPUT / C [2 ：0]的
PCI0/409_410
TYPE
O， DIF差分CPU时钟输出。
英特尔的Type- X的缓冲区。
I / O ，
PD
33 - MHz时钟输出/ CPU频率表中选择
英特尔的Type-5的缓冲。
0 = 410频率选择表
1 = 409频率选择表。
这有一个内部下拉
精密电阻连接到该引脚连接到内部电流基准。
描述
37
54
53
52
7
8
27, 28, 30, 29
12, 13, 16,
17, 18, 19,
22, 23, 24, 25
,34,33
10,11
IREF
REF0 / FSA
REF1/FSB
REF2
SCLK
SDATA
SRCST / C [1 ：0]的
SRCT /℃ [5：0 ]
I
I / O ， SE ， 14.318MHz参考时钟输出中/ CPU频率选择。英特尔
5型缓冲器。
I / O ， SE 14.318MHz参考时钟输出中
/ CPU频率选择。
英特尔的Type-5的缓冲。
O， SE 14.318MHz参考时钟输出中。英特尔的Type-5的缓冲。
我， PU
SMBus兼容SCLOCK.This引脚具有内部上拉，但三态掉电。
I / O ，PU SMBus兼容SDATA.This引脚具有内部上拉，但三态掉电。
O， DIF差分串行可选参考时钟。英特尔的Type- X的缓冲区。包括超频
通过SMBus支持
O， DIF 100 MHz差分串行参考时钟。英特尔的Type- X的缓冲区。
CLKREQ ＃ [ 0 ： 1 ]
我， SE ，输出使能控制SRCT / C 。输出使能控制所需要的MiniCard
PD规范。这些引脚具有内部上拉下来。
0 =选定SRC输出使能， 1 =选定SRC输出被禁止
O， SE 48 MHz的时钟输出。英特尔的Type- 3A缓冲区。
I
PD
我， PU
I
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
GND
GND
I
O
3.3V LVTTL输入。此引脚用于锁存FS_A ， FS_B电平敏感频闪，
FS_C和409_410投入。断言VTT_PWRGD ＃ （低电平有效） ，该引脚后
成为一个实时输入用于断言掉电（高电平有效）
3.3V LVTTL输入。该引脚用于门的CPU输出。 CPU输出变为
关闭此引脚的说法后两个周期
3.3V LVTTL输入。 CPU时钟频率选择
3.3V的电源USB输出
对于CPU输出的3.3V电源
3.3V的电源输出， PCI
对于REF输出3.3V电源
为SRC输出3.3V电源
为SRC输出3.3V电源
为索马里红新月会输出3.3V电源
3.3V模拟电源的锁相环
地面的USB输出
地面CPU输出
地面PCI输出
地面REF输出
地面SRC输出
地面SRC输出
地面SRCS输出
模拟地
14.318 MHz的晶振输入
14.318 MHz的晶振输出
4
6
USB_48
VTT_PWRGD ＃ / PD
48
9
3
45
51
56
14, 21
35
32
39
5
44
49
55
15, 20, 26
36
31
38
1
2
CPU_STP ＃
FSC
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDD_SRC1
VDD_SRCS
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSS_SRC1
VSS_SRCS
VSSA
XIN
XOUT
文件编号： 38-07637牧师* B
第19 2
CY28RS400
频率选择引脚（ FS_A ， FS_B ， FS_C和
409_410)
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C和409_410
输入VTT_PWRGD ＃断言（看到由时钟前
合成器） 。当VTT_PWRGD ＃被采样低的
时钟芯片（显示处理器VTT电压是稳定的） ，在
时钟芯片样品FS_A ， FS_B ， FS_C和409_410输入
值。对于FS_A ， FS_B ， FS_C和409_410所有逻辑电平
VTT_PWRGD ＃采用了一次性的功能在于，一旦
在VTT_PWRGD ＃有效的低点已经取样，所有进一步的
VTT_PWRGD ＃ ， FS_A ， FS_B ， FS_C和409-410转换
将被忽略。有2个CPU的频率选择表。一
基于CK409规格和一个基于所述
CK410规格。要使用的表是通过确定
由锁存的PCI0 / 409_410引脚上的值
VTT_PWRGD / PD ＃引脚。 A' 0'这个引脚选择410
频率表和该引脚上的'1'，选择409频率
表。在409的表中，只有FS_A和FS_B销影响
频率选择。
表1.频率选择表（ FS_A FS_B FS_C ） 410模式， 409_410 = 0
FS_C
1
0
0
0
1
FS_B
0
0
1
0
1
FS_A
1
1
0
0
1
中央处理器
100兆赫
133兆赫
200兆赫
266兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
表2.频率选择表（ FS_A FS_B ） 410模式， 409_410 = 1
FS_B
0
0
1
FS_A
0
1
0
中央处理器
100兆赫
133兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
描述
表3.命令代码定义
位
7
(6:5)
(4:0)
片选地址，设置为' 00'到接入设备
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 00000 '
表4块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
描述
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
第19 3
块读协议
描述
文件编号： 38-07637牧师* B
CY28RS400
时钟发生器为ATI
RS400芯片组
特点
支持Intel CPU
可选的CPU频率
差分时钟CPU双
100 MHz差分时钟的SRC
48 - MHz的USB时钟
33 - MHz的PCI时钟
低电压频率选择输入
I
2
支持C具有回读功能
最大理想利盟扩频资料
电磁干扰（EMI）的减少
3.3V电源
56引脚SSOP和TSSOP封装
中央处理器
x3
SRC
x8
PCI
x1
REF
x3
USB_48
x1
框图
XIN
XOUT
CPU_STP ＃
CLKREQ [0：1 ]＃
FS_ [C ： A]
VTT_PWRGD ＃
IREF
引脚配置
VDD_REF
文献[ 0 ： 2 ]
XTAL
OSC
PLL1
PLL的参考频率
分频器
网
PD
PLL2
SDATA
SCLK
I
2
C
逻辑
XIN
XOUT
VDD_48
VDD_CPU
USB_48
CPUT [0： 2]， CPUC [0： 2]，
VSS_48
VDD_SRC
VTT_PWRGD ＃ / PD
SRCT [0： 4] ， SRCC [0： 5]
SCLK
SDATA
VDD_SRCS
SRCST [0：1 ] ， SRCSC [0：1 ]
FSC
CLKREQ#0
VDD_PCI
CLKREQ#1
PCI
SRCT5
SRCC5
VDD_SRC
VSS_SRC
VDD_48兆赫
SRCT4
SRCC4
SRCT3
USB_48
SRCC3
VSS_SRC
VDD_SRC
SRCT2
SRCC2
SRCT1
SRCC1
VSS_SRC
SRCST1
SRCSC1
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDD_REF
VSS_REF
REF0/FSA
REF1/FSB
REF2
VDD_PCI
PCI0/409_410
VSS_PCI
CPU_STOP ＃
CPUT0
CPUC0
VDD_CPU
VSS_CPU
CPUT1
CPUC1
CPUT2
CPUC2
VDDA
VSSA
IREF
VSS_SRC1
VDD_SRC1
SRCT0
SRCC0
VDD_SRCS
VSS_SRCS
SRCST0
SRCSC0
56 SSOP / TSSOP
赛普拉斯半导体公司
文件编号： 38-07637牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年10月19日
CY28RS400
CY28RS400
引脚说明
PIN号
47,46,43,42,
41,40
50
名字
CPUT / C [2 ：0]的
PCI0/409_410
TYPE
O， DIF差分CPU时钟输出。
英特尔的Type- X的缓冲区。
I / O ，
PD
33 - MHz时钟输出/ CPU频率表中选择
英特尔的Type-5的缓冲。
0 = 410频率选择表
1 = 409频率选择表。
这有一个内部下拉
精密电阻连接到该引脚连接到内部电流基准。
描述
37
54
53
52
7
8
27, 28, 30, 29
12, 13, 16,
17, 18, 19,
22, 23, 24, 25
,34,33
10,11
IREF
REF0 / FSA
REF1/FSB
REF2
SCLK
SDATA
SRCST / C [1 ：0]的
SRCT /℃ [5：0 ]
I
I / O ， SE ， 14.318MHz参考时钟输出中/ CPU频率选择。英特尔
5型缓冲器。
I / O ， SE 14.318MHz参考时钟输出中
/ CPU频率选择。
英特尔的Type-5的缓冲。
O， SE 14.318MHz参考时钟输出中。英特尔的Type-5的缓冲。
我， PU
SMBus兼容SCLOCK.This引脚具有内部上拉，但三态掉电。
I / O ，PU SMBus兼容SDATA.This引脚具有内部上拉，但三态掉电。
O， DIF差分串行可选参考时钟。英特尔的Type- X的缓冲区。包括超频
通过SMBus支持
O， DIF 100 MHz差分串行参考时钟。英特尔的Type- X的缓冲区。
CLKREQ ＃ [ 0 ： 1 ]
我， SE ，输出使能控制SRCT / C 。输出使能控制所需要的MiniCard
PD规范。这些引脚具有内部上拉下来。
0 =选定SRC输出使能， 1 =选定SRC输出被禁止
O， SE 48 MHz的时钟输出。英特尔的Type- 3A缓冲区。
I
PD
我， PU
I
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
GND
GND
I
O
3.3V LVTTL输入。此引脚用于锁存FS_A ， FS_B电平敏感频闪，
FS_C和409_410投入。断言VTT_PWRGD ＃ （低电平有效） ，该引脚后
成为一个实时输入用于断言掉电（高电平有效）
3.3V LVTTL输入。该引脚用于门的CPU输出。 CPU输出变为
关闭此引脚的说法后两个周期
3.3V LVTTL输入。 CPU时钟频率选择
3.3V的电源USB输出
对于CPU输出的3.3V电源
3.3V的电源输出， PCI
对于REF输出3.3V电源
为SRC输出3.3V电源
为SRC输出3.3V电源
为索马里红新月会输出3.3V电源
3.3V模拟电源的锁相环
地面的USB输出
地面CPU输出
地面PCI输出
地面REF输出
地面SRC输出
地面SRC输出
地面SRCS输出
模拟地
14.318 MHz的晶振输入
14.318 MHz的晶振输出
4
6
USB_48
VTT_PWRGD ＃ / PD
48
9
3
45
51
56
14, 21
35
32
39
5
44
49
55
15, 20, 26
36
31
38
1
2
CPU_STP ＃
FSC
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDD_SRC1
VDD_SRCS
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSS_SRC1
VSS_SRCS
VSSA
XIN
XOUT
文件编号： 38-07637牧师* B
第19 2
CY28RS400
频率选择引脚（ FS_A ， FS_B ， FS_C和
409_410)
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C和409_410
输入VTT_PWRGD ＃断言（看到由时钟前
合成器） 。当VTT_PWRGD ＃被采样低的
时钟芯片（显示处理器VTT电压是稳定的） ，在
时钟芯片样品FS_A ， FS_B ， FS_C和409_410输入
值。对于FS_A ， FS_B ， FS_C和409_410所有逻辑电平
VTT_PWRGD ＃采用了一次性的功能在于，一旦
在VTT_PWRGD ＃有效的低点已经取样，所有进一步的
VTT_PWRGD ＃ ， FS_A ， FS_B ， FS_C和409-410转换
将被忽略。有2个CPU的频率选择表。一
基于CK409规格和一个基于所述
CK410规格。要使用的表是通过确定
由锁存的PCI0 / 409_410引脚上的值
VTT_PWRGD / PD ＃引脚。 A' 0'这个引脚选择410
频率表和该引脚上的'1'，选择409频率
表。在409的表中，只有FS_A和FS_B销影响
频率选择。
表1.频率选择表（ FS_A FS_B FS_C ） 410模式， 409_410 = 0
FS_C
1
0
0
0
1
FS_B
0
0
1
0
1
FS_A
1
1
0
0
1
中央处理器
100兆赫
133兆赫
200兆赫
266兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
表2.频率选择表（ FS_A FS_B ） 410模式， 409_410 = 1
FS_B
0
0
1
FS_A
0
1
0
中央处理器
100兆赫
133兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
描述
表3.命令代码定义
位
7
(6:5)
(4:0)
片选地址，设置为' 00'到接入设备
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 00000 '
表4块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
描述
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
第19 3
块读协议
描述
文件编号： 38-07637牧师* B
QQ：2880707522 复制
