CY28301
频率发生器英特尔（R ）集成芯片组
特点
英特尔的单芯片解决方案， FTG
Solano/810E/810
支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
两份CPU时钟
十三份SDRAM时钟
八份PCI时钟
同步APIC时钟的一个副本
三份66 MHz的输出
两份48 MHz的输出
?? 14.31818 MHz参考时钟的一个副本
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： ............................................ 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ........................ 250 PS
PCI输出偏斜： .............................................. .......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的......................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的.................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） ........................... 1.5 3.5纳秒
PCI到APIC斜.............................................. ........ ±0.5纳秒
框图
VDD_REF
REF/FS1
引脚配置
[1]
X1
X2
XTAL
OSC
PLL的参考频率
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟和
相
控制
逻辑
（ FS0 ：4）
PLL 1
PD ＃
PLL2
/2
VDD_REF
X1
X2
GND_REF
VDD_CPU
GND_3V66
3V66_0
CPU0 ： 1
3V66_1
2
3V66_2
VDD_3V66
VDD_APIC
VDD_PCI
APIC
PCI0
PCI1
VDD_3V66
PCI2/SEL24_48MHz#*
3V66_0:2
GND_PCI
3
VDD_PCI
PCI3
PCI4
PCI0
PCI5
PCI1
VDD_PCI
PCI2/SEL24_48MHz#*
PCI6
PCI3 ： 7
5
PCI7
GND_PCI
VDD_SDRAM
PD ＃ *
SDRAM0 ： 11 ，
SCLK
13
SDRAM_F
SDATA
VDD_SDRAM
SDRAM11
SDRAM10
VDD_48MHz
GND_SDRAM
48MHz/FS0
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
REF/FS1*
VDD_APIC
APIC
VDD_CPU
CPU0
CPU1
GND_CPU
GND_SDRAM
SDRAM0
SDRAM1
SDRAM2
VDD_SDRAM
SDRAM3
SDRAM4
SDRAM5
GND_SDRAM
SDRAM6
SDRAM7
SDRAM_F
VDD_SDRAM
GND_48MHz
24_48MHz
48MHz/FS0*
VDD_48MHz
VDD_SDRAM
SDRAM8
SDRAM9
GND_SDRAM
注意：
1.内部100K上拉电阻上存在输入标有* 。设计
不应该仅仅依靠内部上拉电阻来设置I / O引脚为高电平。
CY28301
1.0版， 2006年11月27日
2200 LAURELWOOD路，圣克拉拉， CA 95054
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传真： （ 408 ） 855-0550
分页： 13 1
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CY28301
引脚德网络nitions
引脚名称
REF/FS1
PIN号
56
针
TYPE
I / O
引脚说明
参考时钟/频率选择1 ：
3.3V 14.318 MHz的时钟输出。
该引脚也可作为选择带以确定设备的操作
频率（如上述
表5）。
晶振输入：
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶体振荡器连接或外部参考频率
输入。
晶振输出：
外部14.318 MHz的晶振输入连接
连接。如果使用外部基准时，该引脚必须留
悬空。
PCI时钟0 ：
3.3V 33 - MHz的PCI时钟输出。
PCI时钟1 ：
3.3V 33 - MHz的PCI时钟输出。
PCI时钟2 /选择24或48 MHz的：
3.3V 33 - MHz的PCI时钟输出。这
销也可作为选择表带以确定输出频率为
24_48MHz输出。逻辑1 = 24 MHz的引脚35 。
PCI时钟3到7 ：
3.3V 33 - MHz的PCI时钟输出。 PCI0 ： 7可以
分别通过SMBus接口关闭。
66 - MHz时钟输出：
3.3V输出时钟。工作频率为
通过FS0控制：1（见
表5）。
48 - MHz的输出/频率选择1 ：
3.3V 48 - MHz的非扩展
光谱输出。该引脚也可作为选择带确定
器件的工作频率（如上述
表5 ）
24或48 MHz的输出：
3.3V 24-或48 -MHz的非扩频输出。
掉电输入：
LVTTL兼容的异步输入，它
该设备在掉电模式下保持为低。
CPU时钟输出：
时钟输出，用于在主机总线接口。产量
根据FS0的配置频率： 1 。电压摆幅设置
通过VDDQ2 。
SDRAM时钟输出：
3.3V输出，用于SDRAM和芯片组。该
工作频率由FS0控制：1（见
表5）。
X1
2
I
X2
3
O
PCI0
PCI1
PCI2/SEL24_48MHz#
11
12
13
O
O
O
PCI3 ： 7
3V66_0:2
48MHz/FS0
15, 16, 17, 19,
20
6, 7, 8
34
O
O
I / O
24_48MHz
PD ＃
CPU0 ： 1
35
22
52, 51
O
I
O
SDRAM0 ： 11 ，
SDRAM_F
48, 47, 46, 44,
43, 42, 40, 39,
31, 30, 27, 26,
38
54
24
23
1, 9, 10, 18, 25,
32, 37, 45, 33
O
APIC
SDATA
SCLK
VDD_REF ，
VDD_3V66 ， VDD_PCI ，
VDD_SDRAM ，
VDD_48MHz
VDD_CPU ，
VDD_APIC
GND_REF ，
GND_3V66,
GND_PCI ，
GND_SDRAM ，
GND_48MHZ,
GND_CPU
O
I / O
I
P
同步APIC时钟输出：
运行同步时钟输出
与PCI时钟输出。电压摆幅由VDDQ2设置。
数据引脚SMBus的电路。
时钟引脚SMBus的电路。
3.3V电源连接：
电源的输出SDRAM缓存， PCI
输出缓冲器中，参考输出缓冲器，以及48 -MHz的输出缓冲器。
连接到3.3V 。
2.5V电源连接：
电源的APIC和CPU输出缓冲器。
连接到2.5V 。
接地连接：
连接所有接地引脚共同制度
接地平面。
53, 55
4, 5, 14, 21, 28,
29, 41, 49, 50,
36
P
G
1.0版， 2006年11月27日
分页： 13 2
CY28301
串行数据接口
该CY28301设有两针，串行数据接口，可以
用于精读控制网络连接gure内部寄存器的设置
特定设备的功能。
数据协议
时钟驱动器的串行协议支持字节/字写的，
字节/字读，写块，并从块读操作
表1.命令代码定义
位
7
6:0
说明
0 =块读取或写入的块操作
1 =字节/字读或字节/字写操作
逐字节/字偏移读取或写入操作。为块读或写操作时，这些位
需要被设置为' 0000000 '
控制器。块读/写操作时，必须字节
按顺序进行访问，从最低到最高字节
与停止后的任何完整的字节的能力，一直反
ferred 。对于字节/字写和字节读操作时，
系统控制器可以访问单个索引字节。该
被索引的字节的偏移被编码在指令代码。
该命令代码的定义定义如下。
表2块读取和块写入协议
块写入协议
位
1
2:8
9
10
11:18
19
20:27
28
29:36
37
38:45
46
...
...
...
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
字节数 - 8位
感谢来自SLAVE
数据字节0 - 8位
感谢来自SLAVE
数据字节1 - 8位
感谢来自SLAVE
数据字节N /从机应答...
数据字节N - 8位
感谢来自SLAVE
停止
描述
位
1
2:8
9
10
11:18
19
20
21:27
28
29
30:37
38
39:46
47
48:55
56
...
...
...
...
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
' 00000000 '代表块操作
感谢来自SLAVE
重复启动
从地址 - 7位
读
感谢来自SLAVE
从奴隶-8位字节计数
应答
从机的数据字节 - 8位
应答
从机的数据字节 - 8位
应答
从机的数据字节/应答
从机的数据字节N - 8位
无应答
停止
块读协议
描述
1.0版， 2006年11月27日
第13 3
CY28301
CY28301串行配置地图
1.串行位将通过在下面的时钟驱动器中读取
顺序：
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
2.所有未使用的寄存器位（预留和N / A ）应该是
写入“0 ”电平。
3.标记所有寄存器位“初始化到0"必须写入” 0 “
在初始化过程中。
字节0 ：控制寄存器0
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
–
–
–
–
–
–
–
–
SEL1
SEL0
版权所有
版权所有
FS_Override
传播选择二
传播选择一
传播Select0
名字
默认
0
0
0
0
0
0
0
0
见5
见5
版权所有
版权所有
输入引脚：由FS [ 0 1 ] 0 =选择工作频率
通过SEL 1 =选择工作频率[ 1 ： 0 ]设置
'000 ' =正常（普及关闭）
' 001 ' =测试模式
' 010 ' =保留
' 011 ' =三态
‘100’ = –0.5%
‘101’ = –0.75%
‘110’ = –1.0%
‘111’ = –0.3%
字节1 ：控制寄存器1
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
56
34
–
–
–
–
56
56
名字
锁存输入FS1
锁存输入FS0
版权所有
版权所有
版权所有
版权所有
REF
REF_DRV
默认
X
X
0
0
0
0
1
0
版权所有
版权所有
版权所有
版权所有
（有效/无效）
参考时钟输出驱动强度
0 =正常
1 =高驱动器
描述
锁存FS [ 1 ： 0 ]输入。这些位是只读的。
描述
1.0版， 2006年11月27日
第13个5
CY28301
频率发生器英特尔
整合芯片组
特点
英特尔的单芯片解决方案， FTG
Solano/810E/810
支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
两份CPU时钟
十三份SDRAM时钟
八份PCI时钟
同步APIC时钟的一个副本
三份66 - MHz的输出
两份48 - MHz的输出
的14.31818 MHz的参考时钟复印件一份
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： ............................................ 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ........................ 250 PS
PCI输出偏斜： .............................................. .......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的......................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的.................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） ........................... 1.5 3.5纳秒
PCI到APIC斜.............................................. ........ ±0.5纳秒
框图
VDD_REF
引脚配置
[1]
X1
X2
XTAL
OSC
PLL的参考频率
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟和
相
控制
逻辑
（ FS0 ：4）
PLL 1
PD ＃
PLL2
/2
VDD_REF
X1
X2
GND_REF
VDD_CPU
GND_3V66
3V66_0
CPU0 ： 1
3V66_1
2
3V66_2
VDD_3V66
VDD_APIC
VDD_PCI
APIC
PCI0
PCI1
VDD_3V66
PCI2/SEL24_48MHz#*
3V66_0:2
GND_PCI
3
VDD_PCI
PCI3
PCI4
PCI0
PCI5
PCI1
VDD_PCI
PCI2/SEL24_48MHz#*
PCI6
PCI3 ： 7
5
PCI7
GND_PCI
VDD_SDRAM
PD ＃ *
SDRAM0 ： 11 ，
SCLK
13
SDRAM_F
SDATA
VDD_SDRAM
SDRAM11
SDRAM10
VDD_48MHz
GND_SDRAM
REF/FS1
48MHz/FS0
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
REF/FS1*
VDD_APIC
APIC
VDD_CPU
CPU0
CPU1
GND_CPU
GND_SDRAM
SDRAM0
SDRAM1
SDRAM2
VDD_SDRAM
SDRAM3
SDRAM4
SDRAM5
GND_SDRAM
SDRAM6
SDRAM7
SDRAM_F
VDD_SDRAM
GND_48MHz
24_48MHz
48MHz/FS0*
VDD_48MHz
VDD_SDRAM
SDRAM8
SDRAM9
GND_SDRAM
注意：
1.内部100K上拉电阻上存在输入标有* 。设计
不应该仅仅依靠内部上拉电阻来设置I / O引脚为高电平。
CY28301
赛普拉斯半导体公司
文件编号： 38-07011牧师* C
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年9月24日
CY28301
引脚德网络nitions
引脚名称
REF/FS1
PIN号
56
针
TYPE
I / O
引脚说明
参考时钟/频率选择1 ：
3.3V 14.318 MHz的时钟输出。
该引脚也可作为选择带以确定设备的操作
频率（如上述
表5）。
晶振输入：
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶体振荡器连接或外部参考频率
输入。
晶振输出：
外部14.318 MHz的晶振输入连接
连接。如果使用外部基准时，该引脚必须留
悬空。
PCI时钟0 ：
3.3V 33 - MHz的PCI时钟输出。
PCI时钟1 ：
3.3V 33 - MHz的PCI时钟输出。
PCI时钟2 /选择24或48 MHz的：
3.3V 33 - MHz的PCI时钟输出。这
销也可作为选择表带以确定输出频率为
24_48MHz输出。逻辑1 = 24 MHz的引脚35 。
PCI时钟3到7 ：
3.3V 33 - MHz的PCI时钟输出。 PCI0 ： 7可以
分别通过SMBus接口关闭。
66 - MHz时钟输出：
3.3V输出时钟。工作频率为
通过FS0控制：1（见
表5）。
48 - MHz的输出/频率选择1 ：
3.3V 48 - MHz的非扩展
光谱输出。该引脚也可作为选择带确定
器件的工作频率（如上述
表5 ）
24或48 MHz的输出：
3.3V 24-或48 -MHz的非扩频输出。
掉电输入：
LVTTL兼容的异步输入，它
该设备在掉电模式下保持为低。
CPU时钟输出：
时钟输出，用于在主机总线接口。产量
根据FS0的配置频率： 1 。电压摆幅设置
通过VDDQ2 。
SDRAM时钟输出：
3.3V输出，用于SDRAM和芯片组。该
工作频率由FS0控制：1（见
表5）。
X1
2
I
X2
3
O
PCI0
PCI1
PCI2/SEL24_48MHz#
11
12
13
O
O
O
PCI3 ： 7
3V66_0:2
48MHz/FS0
15, 16, 17, 19,
20
6, 7, 8
34
O
O
I / O
24_48MHz
PD ＃
CPU0 ： 1
35
22
52, 51
O
I
O
SDRAM0 ： 11 ，
SDRAM_F
48, 47, 46, 44,
43, 42, 40, 39,
31, 30, 27, 26,
38
54
24
23
1, 9, 10, 18, 25,
32, 37, 45, 33
O
APIC
SDATA
SCLK
VDD_REF ，
VDD_3V66 ， VDD_PCI ，
VDD_SDRAM ，
VDD_48MHz
VDD_CPU ，
VDD_APIC
GND_REF ，
GND_3V66,
GND_PCI ，
GND_SDRAM ，
GND_48MHZ,
GND_CPU
O
I / O
I
P
同步APIC时钟输出：
运行同步时钟输出
与PCI时钟输出。电压摆幅由VDDQ2设置。
数据引脚SMBus的电路。
时钟引脚SMBus的电路。
3.3V电源连接：
电源的输出SDRAM缓存， PCI
输出缓冲器中，参考输出缓冲器，以及48 -MHz的输出缓冲器。
连接到3.3V 。
2.5V电源连接：
电源的APIC和CPU输出缓冲器。
连接到2.5V 。
接地连接：
连接所有接地引脚共同制度
接地平面。
53, 55
4, 5, 14, 21, 28,
29, 41, 49, 50,
36
P
G
文件编号： 38-07011牧师* C
分页： 15 2
CY28301
CY28301串行配置地图
1.串行位将通过在下面的时钟驱动器中读取
顺序：
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
2.所有未使用的寄存器位（预留和N / A ）应该是
写入“0 ”电平。
3.标记所有寄存器位“初始化到0"必须写入” 0 “
在初始化过程中。
字节0 ：控制寄存器0
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
–
–
–
–
–
–
–
–
SEL1
SEL0
版权所有
版权所有
FS_Override
传播选择二
传播选择一
传播Select0
名字
默认
0
0
0
0
0
0
0
0
见5
见5
版权所有
版权所有
输入引脚：由FS [ 0 1 ] 0 =选择工作频率
通过SEL 1 =选择工作频率[ 1 ： 0 ]设置
'000 ' =正常（普及关闭）
' 001 ' =测试模式
' 010 ' =保留
' 011 ' =三态
‘100’ = –0.5%
‘101’ = –0.75%
‘110’ = –1.0%
‘111’ = –0.3%
字节1 ：控制寄存器1
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
56
34
–
–
–
–
56
56
名字
锁存输入FS1
锁存输入FS0
版权所有
版权所有
版权所有
版权所有
REF
REF_DRV
默认
X
X
0
0
0
0
1
0
版权所有
版权所有
版权所有
版权所有
（有效/无效）
参考时钟输出驱动强度
0 =正常
1 =高驱动器
描述
锁存FS [ 1 ： 0 ]输入。这些位是只读的。
描述
文件编号： 38-07011牧师* C
第15个5
CY28301
频率发生器英特尔
整合芯片组
特点
英特尔的单芯片解决方案， FTG
Solano/810E/810
支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
厂商ID和版本ID的支持
采用Cypress的传播最大化EMI抑制
频谱技术
低抖动和严格控制的时钟偏差
两份CPU时钟
十三份SDRAM时钟
八份PCI时钟
同步APIC时钟的一个副本
三份66 - MHz的输出
两份48 - MHz的输出
的14.31818 MHz的参考时钟复印件一份
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： ............................................ 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ........................ 250 PS
PCI输出偏斜： .............................................. .......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的......................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的.................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0 8.0纳秒
3V66到PCI歪斜（ 3V66铅） ........................... 1.5 3.5纳秒
PCI到APIC斜.............................................. ........ ±0.5纳秒
框图
VDD_REF
引脚配置
[1]
X1
X2
XTAL
OSC
PLL的参考频率
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟和
相
控制
逻辑
（ FS0 ：4）
PLL 1
PD ＃
PLL2
/2
VDD_REF
X1
X2
GND_REF
VDD_CPU
GND_3V66
3V66_0
CPU0 ： 1
3V66_1
2
3V66_2
VDD_3V66
VDD_APIC
VDD_PCI
APIC
PCI0
PCI1
VDD_3V66
PCI2/SEL24_48MHz#*
3V66_0:2
GND_PCI
3
VDD_PCI
PCI3
PCI4
PCI0
PCI5
PCI1
VDD_PCI
PCI2/SEL24_48MHz#*
PCI6
PCI3 ： 7
5
PCI7
GND_PCI
VDD_SDRAM
PD ＃ *
SDRAM0 ： 11 ，
SCLK
13
SDRAM_F
SDATA
VDD_SDRAM
SDRAM11
SDRAM10
VDD_48MHz
GND_SDRAM
REF/FS1
48MHz/FS0
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
REF/FS1*
VDD_APIC
APIC
VDD_CPU
CPU0
CPU1
GND_CPU
GND_SDRAM
SDRAM0
SDRAM1
SDRAM2
VDD_SDRAM
SDRAM3
SDRAM4
SDRAM5
GND_SDRAM
SDRAM6
SDRAM7
SDRAM_F
VDD_SDRAM
GND_48MHz
24_48MHz
48MHz/FS0*
VDD_48MHz
VDD_SDRAM
SDRAM8
SDRAM9
GND_SDRAM
注意：
1.内部100K上拉电阻上存在输入标有* 。设计
不应该仅仅依靠内部上拉电阻来设置I / O引脚为高电平。
CY28301
赛普拉斯半导体公司
文件编号： 38-07011牧师* C
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2002年9月24日
CY28301
引脚德网络nitions
引脚名称
REF/FS1
PIN号
56
针
TYPE
I / O
引脚说明
参考时钟/频率选择1 ：
3.3V 14.318 MHz的时钟输出。
该引脚也可作为选择带以确定设备的操作
频率（如上述
表5）。
晶振输入：
该引脚具有双重功能。它可以被用作一个外部
14.318 MHz的晶体振荡器连接或外部参考频率
输入。
晶振输出：
外部14.318 MHz的晶振输入连接
连接。如果使用外部基准时，该引脚必须留
悬空。
PCI时钟0 ：
3.3V 33 - MHz的PCI时钟输出。
PCI时钟1 ：
3.3V 33 - MHz的PCI时钟输出。
PCI时钟2 /选择24或48 MHz的：
3.3V 33 - MHz的PCI时钟输出。这
销也可作为选择表带以确定输出频率为
24_48MHz输出。逻辑1 = 24 MHz的引脚35 。
PCI时钟3到7 ：
3.3V 33 - MHz的PCI时钟输出。 PCI0 ： 7可以
分别通过SMBus接口关闭。
66 - MHz时钟输出：
3.3V输出时钟。工作频率为
通过FS0控制：1（见
表5）。
48 - MHz的输出/频率选择1 ：
3.3V 48 - MHz的非扩展
光谱输出。该引脚也可作为选择带确定
器件的工作频率（如上述
表5 ）
24或48 MHz的输出：
3.3V 24-或48 -MHz的非扩频输出。
掉电输入：
LVTTL兼容的异步输入，它
该设备在掉电模式下保持为低。
CPU时钟输出：
时钟输出，用于在主机总线接口。产量
根据FS0的配置频率： 1 。电压摆幅设置
通过VDDQ2 。
SDRAM时钟输出：
3.3V输出，用于SDRAM和芯片组。该
工作频率由FS0控制：1（见
表5）。
X1
2
I
X2
3
O
PCI0
PCI1
PCI2/SEL24_48MHz#
11
12
13
O
O
O
PCI3 ： 7
3V66_0:2
48MHz/FS0
15, 16, 17, 19,
20
6, 7, 8
34
O
O
I / O
24_48MHz
PD ＃
CPU0 ： 1
35
22
52, 51
O
I
O
SDRAM0 ： 11 ，
SDRAM_F
48, 47, 46, 44,
43, 42, 40, 39,
31, 30, 27, 26,
38
54
24
23
1, 9, 10, 18, 25,
32, 37, 45, 33
O
APIC
SDATA
SCLK
VDD_REF ，
VDD_3V66 ， VDD_PCI ，
VDD_SDRAM ，
VDD_48MHz
VDD_CPU ，
VDD_APIC
GND_REF ，
GND_3V66,
GND_PCI ，
GND_SDRAM ，
GND_48MHZ,
GND_CPU
O
I / O
I
P
同步APIC时钟输出：
运行同步时钟输出
与PCI时钟输出。电压摆幅由VDDQ2设置。
数据引脚SMBus的电路。
时钟引脚SMBus的电路。
3.3V电源连接：
电源的输出SDRAM缓存， PCI
输出缓冲器中，参考输出缓冲器，以及48 -MHz的输出缓冲器。
连接到3.3V 。
2.5V电源连接：
电源的APIC和CPU输出缓冲器。
连接到2.5V 。
接地连接：
连接所有接地引脚共同制度
接地平面。
53, 55
4, 5, 14, 21, 28,
29, 41, 49, 50,
36
P
G
文件编号： 38-07011牧师* C
分页： 15 2
CY28301
CY28301串行配置地图
1.串行位将通过在下面的时钟驱动器中读取
顺序：
字节0 - 位7 ， 6,5 ，4， 3，2， 1，0
字节1 - 位7 ， 6,5 ，4， 3，2， 1，0
字节的N - 位7 ， 6,5 ，4， 3，2， 1，0
2.所有未使用的寄存器位（预留和N / A ）应该是
写入“0 ”电平。
3.标记所有寄存器位“初始化到0"必须写入” 0 “
在初始化过程中。
字节0 ：控制寄存器0
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
–
–
–
–
–
–
–
–
SEL1
SEL0
版权所有
版权所有
FS_Override
传播选择二
传播选择一
传播Select0
名字
默认
0
0
0
0
0
0
0
0
见5
见5
版权所有
版权所有
输入引脚：由FS [ 0 1 ] 0 =选择工作频率
通过SEL 1 =选择工作频率[ 1 ： 0 ]设置
'000 ' =正常（普及关闭）
' 001 ' =测试模式
' 010 ' =保留
' 011 ' =三态
‘100’ = –0.5%
‘101’ = –0.75%
‘110’ = –1.0%
‘111’ = –0.3%
字节1 ：控制寄存器1
位
第7位
第6位
第5位
4位
第3位
第2位
第1位
位0
针＃
56
34
–
–
–
–
56
56
名字
锁存输入FS1
锁存输入FS0
版权所有
版权所有
版权所有
版权所有
REF
REF_DRV
默认
X
X
0
0
0
0
1
0
版权所有
版权所有
版权所有
版权所有
（有效/无效）
参考时钟输出驱动强度
0 =正常
1 =高驱动器
描述
锁存FS [ 1 ： 0 ]输入。这些位是只读的。
描述
文件编号： 38-07011牧师* C
第15个5
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