添加收藏夹  设为首页  深圳服务热线：13692101218  13751165337
Pdf资料  |  热门库存  |  IC详细资料  |  网站地图
IC供应 PDF资料 非IC供应
51电子网联系电话：13692101218
首页
供应信息
求购信息
非IC专区
技术资料
电子资讯
招聘中心
会展信息 51旺铺 会员中心
位置：首页 > IC型号导航 > 首字符C型号页 > 首字符C的型号第369页 > CY24272
CY24272
Rambus公司
XDR 时钟发生器，
零SDA保持时间
特点
■
■
符合
需求
Rambus公司
表1.设备比较
扩展数据速率（ XDR ）时钟
CY24271
SDA保持时间= 300纳秒
（ SMBus的兼容）
R
RC
= 200Ω典型
（ Rambus公司标准的驱动器）
CY24272
SDA保持时间= 0 NS
(I
2
C兼容）
R
RC
= 295Ω最小
（减少输出驱动器）
25 ps的典型周期到周期抖动
在20 MHz时-135 dBc的/ Hz的典型相位噪声抵消
100或133 MHz差分时钟输入
300-667 MHz的高速时钟支持
四（漏极开路）差分输出驱动器
支持频率乘法器： 3，4， 5，6， 9/2和15/4
流传意识到
2.5V操作
28引脚TSSOP封装
■
■
■
■
■
■
■
逻辑框图
/ BYPASS
EN
EN
REGA
CLK0
CLK0B
EN
REGB
CLK1
CLK1B
EN
REGC
REFCLK ， REFCLKB
绕行
MUX
PLL
CLK2
CLK2B
EN
REGD
CLK3
CLK3B
SCL
SDA
ID0
ID1
赛普拉斯半导体公司
文件编号： 001-42414修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年11月9日
[+ ]反馈
CY24272
引脚配置
图1.引脚图 - 28引脚TSSOP
VDDP
VSSP
ISET
VSS
REFCLK
RefclkB
VDDC
VSSC
SCL
SDA
EN
ID0
ID1
/ BYPASS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
CLK0
CLK0B
VSS
CLK1
CLK1B
VDD
VSS
CLK2
CLK2B
VSS
CLK3
CLK3B
VDD
CY24272
表2.引脚定义 - 28引脚TSSOP
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
名字
VDDP
VSSP
ISET
VSS
REFCLK
RefclkB
VDDC
VSSC
SCL
SDA
EN
ID0
ID1
/ BYPASS
VDD
CLK3B
CLK3
VSS
CLK2B
CLK2
VSS
VDD
CLK1B
CLK1
VSS
CLK0B
CLK0
VDD
IO
PWR
GND
I
GND
I
I
PWR
GND
I
I
I
I
I
I
PWR
O
O
GND
O
O
GND
PWR
O
O
GND
O
O
PWR
地
设置时钟驱动电流（外部电阻）
地
参考时钟输入（连接到时钟源）
参考时钟的补充（连接到时钟源）
核心2.5V电源
地
SMBus时钟（连接到的SMBus ）
SMBus的数据（连接到的SMBus ）
输出使能（ CMOS信号）
装置ID（ CMOS信号）
装置ID（ CMOS信号）
REFCLK PLL旁路（ CMOS信号）
电源的输出
补时钟输出
时钟输出
地
补时钟输出
时钟输出
地
电源的输出
补时钟输出
时钟输出
地
补时钟输出
时钟输出
电源的输出
描述
对于锁相环2.5V电源（ PLL ）
文件编号： 001-42414修订版**
分页： 13 2
[+ ]反馈
CY24272
PLL乘法器
表3
表示频率乘法器PLL中，通过编程的SMBus寄存器MULT0 ， MULT1 ，并MULT2可选择的。
上电时默认倍频为4 。
表3. PLL倍频选择
注册
MULT2
0
0
0
0
1
1
1
1
MULT1
0
0
1
1
0
0
1
1
MULT0
0
1
0
1
0
1
0
1
倍频器
3
4
5
6
版权所有
9/2
版权所有
15/4
输出频率（ MHz）的
REFCLK = 100 MHz的
[1]
， REFSEL = 0 REFCLK = 133 MHz的
[1]
， REFSEL = 1
300
400
[2]
500
600
–
450
–
375
400
–
667
–
–
600
–
500
输入时钟信号
在XCG接收任一微分（ REFCLK / REFCLKB ）或
单端参考时钟输入（ REFCLK ） 。
当基准输入时钟是由一个不同的时钟源，
它必须满足在列出的电压电平与定时要求
直流工作条件
第7页和
交流工作条件
系统蒸发散
第8页。
为一个单端时钟输入，外部分压器和一个
电源电压，如图
图2
第6页，提供
参考电压V
TH
在REFCLKB引脚。这就决定了
REFCLK适当的触发点。为Ⅴ的范围
TH
在指定的
直流工作条件
第7页，输出也满足了
直流和交流工作条件表。
为CY24272表4. SMBus设备地址
XCG
设备
0
1
2
3
手术
写
读
写
读
写
读
写
读
（十六进制）
地址
D8
D9
DA
DB
DC
DD
DE
DF
1
1
0
操作模式
操作模式由逻辑信号确定
施加到EN和/旁路引脚和值中的五个
SMBus的寄存器： RegTest ， REGA ， REGB ， REGC和REGD 。
表5
第4页上显示了选择从1到所有四个
输出，输出禁用模式（ EN =低） ，并绕道
模式（ EN =高， / BYPASS =低） 。有一个选项保留
对于供应商的测试。残疾人输出设置为高Z.
上电时， SMBus的寄存器默认在最后一个条目
表
6
第5页上的RegTest的值为0时雷加值，
REGB ， REGC和REGD都是“1” 。因此，所有的输出都
通过施加到EN和/ BYPASS逻辑控制。
8位的SMBus器件地址，包括经营
五个最重要位
ID1
0
0
1
1
1
1
0
1
ID0
0
1
WR ＃ / RD
0
1
0
1
0
1
0
1
笔记
在如图1所示的输出频率
表3
是根据对100兆赫和133.3兆赫标称的输入频率。在PLL乘法器适用于扩频
调制的输入时钟与最大和最小输入周期时间。在SMBus的81H的REFSEL位设置正确，如图所示。
2.默认倍频PLL在上电时。
文件编号： 001-42414修订版**
第13 3
[+ ]反馈
CY24272
表5种工作模式CY24272
EN
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
/ BYPASS RegTest雷加REGB REGC REGD CLK0 / CLK0B
X
X
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
X
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
[4]
X
X
X
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
[4]
X
X
X
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
[4]
X
X
X
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
[4]
X
X
X
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
[4]
REFCLK /
RefclkB
[3]
高Z
高Z
高Z
高Z
高Z
高Z
高Z
高Z
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
高Z
CLK1/CLK1B
高Z
REFCLK /
RefclkB
高Z
高Z
高Z
高Z
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
高Z
高Z
高Z
高Z
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK2 / CLK2B CLK3 / CLK3B
高Z
REFCLK /
RefclkB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
REFCLK /
RefclkB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
保留的供应商测试
设备ID和SMBus器件地址
的装置ID （ ID0和ID1）是SMBus器件8位的一部分
地址。地址的至少显著位表示一
读或写操作。
表4
第3页上显示的地址
对于在相同的SMBus 4 CY24272器件。
SMBus数据字节定义
三个数据字节被定义为CY24272 。字节0是为
编程PLL倍频寄存器和时钟输出
寄存器。
字节2的定义示于
表6，表7 ，
和
表8
第5页。
上5位的的版本号
装置和低三位被分配到ID号码
供应商由Rambus公司。
SMBus协议
该CY24272是从接收器中的支持行动
在第5.5.4和5.5.5的描述字或字节模式
SMBus规范2.0 。
DC规格修改为RAMBUS标准支持
1.8 ，2.5和3.3伏的器件。超时检测和数据包
不支持错误协议的SMBus功能。
保持时间为SDA被减小相对于CY24271 ，以便它
与我相兼容
2
C.
笔记
3.旁路模式： REFCLK绕过了PLL的输出驱动器。
操作4.默认模式是在上电时。
文件编号： 001-42414修订版**
第13 4
[+ ]反馈
CY24272
表6.命令代码80H
[5]
位
7
6
5
4
3
2
1
0
注册
版权所有
MULT2
MULT1
MULT0
REGA
REGB
REGC
REGD
荚
0
0
0
1
1
1
1
1
TYPE
RW
RW
RW
RW
RW
RW
RW
RW
0时钟输出选择
1时钟输出选择
2时钟输出选择
3时钟输出选择
版权所有（无内部功能）
PLL倍频器选择（参考
表3
第3页）
描述
表7.命令代码81H
[5]
位
7
6
5
4
3
2
1
0
注册
版权所有
版权所有
版权所有
版权所有
版权所有
REFSEL
版权所有
RegTest
荚
0
0
0
0
1
0
0
0
TYPE
RW
RW
RW
RW
RW
RW
RW
RW
保留的（必须设置为'1'，对于正确的操作）
参考频率选择（参考
表3
第3页）
保留的（必须设置为'0'进行适当的操作）
保留的（必须设置为'0'进行适当的操作）
版权所有（无内部功能）
描述
表8.命令代码82H
[5]
位
7
6
5
4
3
2
1
0
供应商ID
注册
设备
调整
数
荚
?
?
?
?
?
0
1
0
TYPE
RO
RO
RO
RO
RO
RO
RO
RO
RAMBUS指定供应商ID代码
描述
联系工厂设备版本号的信息。
记
5. RW =读，写， RO =只读， POD =上电默认值。看
表3
对于PLL乘法器3页上
表5
第4页的时钟输出选择。
文件编号： 001-42414修订版**
第13个5
[+ ]反馈
CY24272
Rambus公司
XDR 时钟发生器，
零SDA保持时间
Rambus公司
， XDR 时钟发生器，零SDA保持时间
特点
■
■
符合
需求
Rambus公司
表1.设备比较
扩展数据速率（ XDR ）时钟
CY24271
SDA保持时间= 300纳秒
（ SMBus的兼容）
R
RC
= 200
典型
（ Rambus公司标准的驱动器）
CY24272
SDA保持时间= 0 NS
(I
2
C兼容）
R
RC
= 295
最低
（减少输出驱动器）
25 ps的典型周期到周期抖动
在20 MHz时-135 dBc的/ Hz的典型相位噪声抵消
100或133 MHz差分时钟输入
300-667 MHz的高速时钟支持
四（漏极开路）差分输出驱动器
支持频率乘法器： 3，4， 5，6， 9/2和15/4
流传意识到
2.5 V工作电压
28引脚TSSOP封装
■
■
■
■
■
■
■
逻辑框图
/ BYPASS
EN
EN
REGA
CLK0
CLK0B
EN
REGB
CLK1
CLK1B
EN
REGC
REFCLK ， REFCLKB
绕行
MUX
PLL
CLK2
CLK2B
EN
REGD
CLK3
CLK3B
SCL
SDA
ID0
ID1
赛普拉斯半导体公司
文件编号： 001-42414修订版**
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2011年2月17日
[+ ]反馈
CY24272
目录
引脚分配................................................. ............................. 3
PLL乘法器................................................ .................... 4
输入时钟信号............................................... ............. 4
操作模式............................................... ........... 4
设备ID和SMBus器件地址........................... 5
SMBus协议................................................ ................ 5
SMBus数据字节定义.......................................... 5
绝对最大条件....................................... 7
DC工作条件............................................... 8 ..
DC电气规格............................................ 9
交流工作条件............................................... 9 ..
AC电气规格............................................ 10
测试和测量设置........................................ 11
例如外部电阻值
和终止电压为50瓦通道............ 11
信号波形................................................ .......... 11
抖动................................................. ................................ 11
订购信息................................................ ...... 13
订购代码定义......................................... 13
封装图纸和尺寸................................. 13
与缩略语................................................. ....................... 14
文档约定................................................ 14
计量单位............................................... ........ 14
文档历史记录页............................................... 15 ..
销售，解决方案和法律信息...................... 16
全球销售和设计支持....................... 16
产品................................................. ................... 16
的PSoC解决方案................................................ ......... 16
文件编号： 001-42414修订版**
第16页2
[+ ]反馈
CY24272
引脚配置
图1.引脚图 - 28引脚TSSOP
VDDP
VSSP
ISET
VSS
REFCLK
RefclkB
VDDC
VSSC
SCL
SDA
EN
ID0
ID1
/ BYPASS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
CLK0
CLK0B
VSS
CLK1
CLK1B
VDD
VSS
CLK2
CLK2B
VSS
CLK3
CLK3B
VDD
CY24272
表2.引脚定义 - 28引脚TSSOP
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
名字
VDDP
VSSP
ISET
VSS
REFCLK
RefclkB
VDDC
VSSC
SCL
SDA
EN
ID0
ID1
/ BYPASS
VDD
CLK3B
CLK3
VSS
CLK2B
CLK2
VSS
VDD
CLK1B
CLK1
VSS
CLK0B
CLK0
VDD
IO
PWR
GND
I
GND
I
I
PWR
GND
I
I
I
I
I
I
PWR
O
O
GND
O
O
GND
PWR
O
O
GND
O
O
PWR
地
设置时钟驱动电流（外部电阻）
地
参考时钟输入（连接到时钟源）
参考时钟的补充（连接到时钟源）
核心2.5 V电源
地
SMBus时钟（连接到的SMBus ）
SMBus的数据（连接到的SMBus ）
输出使能（ CMOS信号）
装置ID（ CMOS信号）
装置ID（ CMOS信号）
REFCLK PLL旁路（ CMOS信号）
电源的输出
补时钟输出
时钟输出
地
补时钟输出
时钟输出
地
电源的输出
补时钟输出
时钟输出
地
补时钟输出
时钟输出
电源的输出
描述
对于锁相环2.5 V电源（ PLL ）
文件编号： 001-42414修订版**
第16页3
[+ ]反馈
CY24272
PLL乘法器
表3
表示频率乘法器PLL中，通过编程的SMBus寄存器MULT0 ， MULT1 ，并MULT2可选择的。
上电时默认倍频为4 。
表3. PLL倍频选择
注册
MULT2
0
0
0
0
1
1
1
1
MULT1
0
0
1
1
0
0
1
1
MULT0
0
1
0
1
0
1
0
1
倍频器
3
4
5
6
版权所有
9/2
版权所有
15/4
输出频率（ MHz）的
REFCLK = 100 MHz的
[1]
， REFSEL = 0 REFCLK = 133 MHz的
[1]
， REFSEL = 1
300
400
[2]
500
600
–
450
–
375
400
–
667
–
–
600
–
500
输入时钟信号
在XCG接收任一微分（ REFCLK / REFCLKB ）或
单端参考时钟输入（ REFCLK ） 。
当基准输入时钟是由一个不同的时钟源，
它必须满足在列出的电压电平与定时要求
直流工作条件第8页
和
交流工作
细则第9页。
为一个单端时钟输入，外部分压器和一个
电源电压，如图
图2第7页，
提供
参考电压V
TH
在REFCLKB引脚。这就决定了
REFCLK适当的触发点。为Ⅴ的范围
TH
在指定的
直流工作条件第8页，
输出也满足了
直流和交流工作条件表。
为CY24272表4. SMBus设备地址
XCG
设备
0
1
2
3
手术
写
读
写
读
写
读
写
读
（十六进制）
地址
D8
D9
DA
DB
DC
DD
DE
DF
1
1
0
操作模式
操作模式由逻辑信号确定
施加到EN和/旁路引脚和值中的五个
SMBus的寄存器： RegTest ， REGA ， REGB ， REGC和REGD 。
表5第5页
示选择从1到所有四个
输出，输出禁用模式（ EN =低） ，并绕道
模式（ EN =高， / BYPASS =低） 。有一个选项保留
对于供应商的测试。残疾人输出设置为高Z.
上电时， SMBus的寄存器默认在最后一个条目
6页的表6 。
在RegTest的值是0时的值
REGA ， REGB ， REGC和REGD都是“1” 。因此，所有的输出都
通过施加到EN和/ BYPASS逻辑控制。
8位的SMBus器件地址，包括经营
五个最重要位
ID1
0
0
1
1
1
1
0
1
ID0
0
1
WR ＃ / RD
0
1
0
1
0
1
0
1
笔记
在如图1所示的输出频率
表3
是根据对100兆赫和133.3兆赫标称的输入频率。在PLL乘法器适用于扩频
调制的输入时钟与最大和最小输入周期时间。在SMBus的81H的REFSEL位设置正确，如图所示。
2.默认倍频PLL在上电时。
文件编号： 001-42414修订版**
第16页4
[+ ]反馈
CY24272
表5种工作模式CY24272
EN
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
/ BYPASS RegTest雷加REGB REGC REGD CLK0 / CLK0B
X
X
L
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
H
X
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
[4]
X
X
X
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
[4]
X
X
X
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
[4]
X
X
X
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
[4]
X
X
X
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
[4]
REFCLK /
RefclkB
[3]
高Z
高Z
高Z
高Z
高Z
高Z
高Z
高Z
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
高Z
CLK1/CLK1B
高Z
REFCLK /
RefclkB
高Z
高Z
高Z
高Z
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
高Z
高Z
高Z
高Z
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK / CLKB
CLK2 / CLK2B CLK3 / CLK3B
高Z
REFCLK /
RefclkB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
高Z
CLK / CLKB
CLK / CLKB
高Z
REFCLK /
RefclkB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
高Z
CLK / CLKB
保留的供应商测试
设备ID和SMBus器件地址
的装置ID （ ID0和ID1）是SMBus器件8位的一部分
地址。地址的至少显著位表示一
读或写操作。
表4第4页
显示地址
对于在相同的SMBus 4 CY24272器件。
SMBus数据字节定义
三个数据字节被定义为CY24272 。字节0是为
编程PLL倍频寄存器和时钟输出
寄存器。
字节2的定义示于
6页的表6 ，
表7第6页，
和
表8第6页。
的高5位是
该设备的版本号和低三位是
分配给该供应商由Rambus公司的ID号。
SMBus协议
该CY24272是从接收器中的支持行动
在第5.5.4和5.5.5的描述字或字节模式
SMBus规范2.0 。
DC规格修改为RAMBUS标准支持
1.8 ，2.5和3.3伏的器件。超时检测和数据包
不支持错误协议的SMBus功能。
保持时间为SDA被减小相对于CY24271 ，以便它
与我相兼容
2
C.
笔记
3.旁路模式： REFCLK绕过了PLL的输出驱动器。
操作4.默认模式是在上电时。
文件编号： 001-42414修订版**
第16页5
[+ ]反馈
查看更多CY24272PDF信息
推荐型号
C0603CH1H101J030BA
CA3241E
CN8G
CS5212GDR14
C0805C104G8RAC
CR1206-4W-5360F
CD74AC08
CY7C4201V-35AC
COP87L88RKN-XE
CTH7F-101K
CX3HSM
CY74FCT2374ATQCTE4
CQ220-16M
CY7C1360A-150AJI
C0805C104D1RAC
CY6116A-35DMB
CSR13H335K
CML3C3CN7G
CMHZ5262B
COP8SGR044L7
供货商
型号
厂家
批号
数量
封装
单价/备注
操作
    深圳市壹芯创科技有限公司
    QQ： 点击这里给我发消息 QQ：2880707522 复制 点击这里给我发消息 QQ：2369405325 复制

    电话：0755-82780082
    联系人：杨小姐
    地址：深圳市福田区振兴路156号上步工业区405栋3层

    CY24272
    -
    -
    -
    -
    终端采购配单精选

更多配单专家
查询更多CY24272供应信息
深圳市碧威特网络技术有限公司
 复制成功！