2
CY2302
倍频器和零延迟缓冲器
特点
两个输出
配置选项允许各种乘法
基准频率指
表1
确定
满足您的乘积的具体选项
需求
采用8引脚SOIC封装
表1.配置选项
FBIN
OUT1
OUT1
OUT1
OUT1
OUT2
OUT2
OUT2
OUT2
FS0
0
1
0
1
0
1
0
1
FS1
0
0
1
1
0
0
1
1
OUT1
2× REF
4× REF
REF
8 X REF
4× REF
8 X REF
2× REF
16× REF
OUT2
REF
2× REF
REF/2
4× REF
2× REF
4× REF
REF
8 X REF
关键的特定连接的阳离子
工作电压： 3.3V ......................... ±5 ％或5.0 ±10％
经营范围： ...................... 10兆赫< F
OUT1
＆ LT ; 133兆赫
绝对抖动： ............................................... .......... ±500 ps的
输出到输出偏斜： ............................................. 250 PS
传播延迟： ............................................... .... ± 350 ps的
传播延迟是由输入上升时间的影响。
框图
FBIN
外部反馈连接
OUT1或OUT2 ，不能同时
引脚配置
SOIC
FBIN
IN
GND
1
2
3
4
8
7
6
5
OUT2
VDD
OUT1
FS1
FS0
FS1
÷Q
FS0
IN
参考
输入
相
探测器
收费
泵
环
滤波器
产量
卜FF器
VCO
÷2
产量
卜FF器
OUT1
OUT2
赛普拉斯半导体公司
文件编号： 38-07154牧师**
3901北一街
圣荷西
CA 95134 408-943-2600
修订后的2001年9月25日
CY2302
引脚德网络nitions
引脚名称
IN
FBIN
PIN号
2
1
针
TYPE
I
I
引脚说明
参考输入：
的输出信号将被同步到该信号。
反馈输入：
这个输入必须通过输出中的一个（OUT1或OUT2） ，以确保被馈送
适当的功能。如果用于反馈FBIN和输出引脚之间的走线
是长度等于输出与信号目的地之间的迹线，则
接收的信号的目的地将被同步到REF信号输入端（IN ） 。
输出1 ：
通过该引脚提供的信号的频率是由反馈确定
信号连接到FBIN和FS0 ： 1输入（见
表1）。
输出2 ：
通过该引脚提供的信号的频率为二分之一的频率的
OUT1 。看
表1中。
电源连接：
连接到3.3V或5V 。该引脚应使用0.1μF的旁路
去耦电容。使用铁氧体磁珠，以帮助减少噪音以获得最佳的抖动性能。
接地连接：
将所有的理由共同系统地平面。
功能选择输入：
绑到V
DD
（HIGH， 1）或GND （LOW， 0 ），为每个所希望的
表1中。
“如何实现零延迟”和“插入其它设备
在反馈路径“ 。
该CY2302是赛普拉斯的引脚兼容升级
W42C70-01 。该CY2302解决了一些DE-应用
由经验丰富的老设备的用户下垂的问题。
OUT1
OUT2
VDD
GND
FS0 ： 1
6
8
7
3
4, 5
O
O
P
P
I
概观
该CY2302是双输出零延迟缓冲器和频率
乘数。它提供了一个外部反馈路径允许MAX-
实现零延迟功能时imum灵活性。
这本数据手册的标题为部分进一步解释
C
A
G
10 F
铁素体
珠子
V+
C8
G
0.01 F
电源连接
输出2
FBIN
1
8
V
DD
22
输出2
C9 = 0.1 μF
G
IN
7
2
3
GND
G
6
出1
22
输出1
FS0
4
5
FS1
图1.原理图/推荐布局
文件编号： 38-07154牧师**
第2 7
CY2302
如何实现零延迟
通常，零延迟缓冲器（ ZDBs ）的使用，因为一去
签名者想要提供的时钟信号的多个副本中
彼此同相。背后ZDBs的整个概念是，
在目的地芯片的信号都变为高电平的
同时输入到ZDB 。为了实现这一点，
布局必须补偿ZDB和之间的走线长度
的目标设备。的补偿方法进行说明
下文。
外部反馈是，允许该补偿的特点。
在ZDB锁相环将导致反馈信号是在
相位与基准信号。当铺设了板，
匹配被用于输出之间的走线长度
反馈和FBIN输入到PLL。
如果期望以添加一个小的延迟，或稍先于
输入信号，这也可以通过任一mak-实施
荷兰国际集团跟踪到FBIN脚略短或长于一点点
痕迹的设备作为其时钟。
设备专用集成电路（ASIC ，多输出时钟缓冲器/驱动器等），也就是
投入的反馈路径。
指
图2中，
如果ASIC /缓冲器的痕迹
和时钟信号（多个） （ A）的目标的长度相等
到缓冲器和FBIN端子，所述信号之间的迹
在目的地的设备将在同一驱动为高电平
时间提供给ZDB参考时钟变为高电平。
同步ZDB的其它输出，从输出
中，ASIC /缓冲器是更复杂但如任何传播
从ZDB输出到ASIC /缓冲器输出延迟必须
占了。
参考
信号
反馈
输入
零
延迟
卜FF器
ASIC /
卜FF器
A
插入在反馈路径中其它设备
另一个不错的功能可由于外部反馈
到的信号进行同步，以从所述信号到来的能力
其他一些设备。这种实现可以适用于任何
图2.六个输出缓冲器的反馈路径
文件编号： 38-07154牧师**
第3页7
CY2302
AC电气特性：
T
A
= 0 ° C至+ 70°C和-40°C至85°C ，V
DD
= 3.3V ±5%
参数
f
IN
f
OUT
t
R
t
F
t
ICLKR
t
ICLKF
t
PD
t
D
t
LOCK
t
JC
t
DC
描述
输入频率
[1]
输出频率
输出上升时间
输出下降时间
输入时钟上升时间
[3]
输入时钟下降时间
[3]
FBIN到REF倾斜
[4, 5]
占空比
PLL锁定时间
抖动，周期到周期
消亡时间
[7]
测量V
DD
/2
15 pF负载
[6]
电力供应稳定
f
OUT
>30兆赫
100
–2
40
0.6
50
测试条件
OUT2 = REF
OUT1 15 pF负载
[2]
2.0V至0.8V ， 15 - pF负载
2.0V至0.8V ， 15 - pF负载
分钟。
5
10
典型值。
马克斯。
133
133
3.5
2.5
10
10
2
60
1.0
300
单位
兆赫
兆赫
ns
ns
ns
ns
ns
%
ms
ps
时钟周期
AC电气特性：
T
A
= 0 ° C至+ 70°C和-40°C至85°C ，V
DD
= 5.0V ±10%
参数
f
IN
f
OUT
t
R
t
F
t
ICLKR
t
ICLKF
t
PD
t
D
t
LOCK
t
JC
描述
输入频率
[1]
输出频率
输出上升时间
输出下降时间
输入时钟上升时间
[3]
输入时钟下降时间
[3]
FBIN到REF倾斜
[4, 5]
占空比
PLL锁定时间
抖动，周期到周期
测量V
DD
/2
15 pF负载
[6, 8]
电力供应稳定
FOUT > 30兆赫
–2
40
0.6
50
测试条件
OUT2 = REF
OUT1 15 pF负载
[2]
2.0V至0.8V ， 15 - pF负载
2.0V至0.8V ， 15 - pF负载
分钟。
5
10
典型值。
马克斯。
133
133
2.5
1.5
10
10
2
60
1.0
200
单位
兆赫
兆赫
ns
ns
ns
ns
ns
%
ms
ps
订购信息
订购代码
CY2302
选项
-01
包
名字
S
套餐类型
8引脚SOIC （ 150密耳）
温度等级
C =商业（ 0
o
70
o
C)
I =工业级（ -40
o
85
o
C)
注意事项：
1.输入频率由输出频率范围，并输入到输出频率倍增因子的限制（这是由电路结构决定） 。
2.对于较大的驱动-11 ，负载为20 pF的。
3.输入较长的上升和下降时间会降低偏移和抖动性能。
4.所有的AC规格测量50
传输线，负载端接50
至1.4V 。
5.倾斜的测量是在1.4V的上升沿。
6.占空比的测量是在1.4V 。
7. 33 MHz参考输入端突然停止（ 0兆赫） 。输出下降至<16兆赫之前提供的周期数。
测量在120 MHz的8占空比。对于133 MHz时，降低到35/65最坏的情况。
文件编号： 38-07154牧师**
第5页第7
QQ：2881677436 复制
