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CY22050

一PLL通用

闪存可编程时钟发生器

特点

集成的锁相环（ PLL ）

商业和工业操作

闪存编程

好处

内部PLL产生六个输出高达200 MHz 。能够产生

自定义的频率从一个外部参考晶体或从动源。

性能保证为需要扩展temper-应用

ATURE范围。

可重编程技术可以轻松定制，快速周转

设计变更和产品性能的改进，更好的

库存控制。部件可以被重新编程到100倍，从而减少

自定义零件库存，并提供一个简单的方法升级

现有的设计。

内部样品和原型数量的编程可用

使用CY3672 FTG开发工具包。量产批量均可

可通过赛普拉斯增值分销合作伙伴或使用

第三方程序员从BP微，高住低训系统，和

其他人。

高性能适用于商业，工业，网络，电信

与其它通用的应用程序。

在标准和低功率系统应用程序的兼容性。

行业标准包装节省了电路板空间。

输入频率范围

8兆赫， 30兆赫（外部晶振）

1兆赫， 133兆赫（驱动时钟）

8兆赫， 30兆赫（外部晶振）

1兆赫， 133兆赫（驱动时钟）

输出频率范围

80 kHz至200兆赫（ 3.3V ）

80 kHz至166.6兆赫（ 2.5V ）

80 kHz至166.6兆赫（ 3.3V ）

80 kHz至150兆赫（ 2.5V ）

特定网络阳离子

现场可编程

商业级温度

现场可编程

工业温度

LCLK1

分频器

银行1

产量

SELECT

矩阵

VCO

PLL

分频器

2银行

CLK5

CLK6

LCLK2

LCLK3

LCLK4

现场可编程

低偏移，低抖动，高精度输出

3.3V操作与2.5V输出选项

16引脚TSSOP

产品型号

CY22050FC

CY22050FI

输出

逻辑框图

XIN

XOUT

OSC 。

VDD

AVDD AVSS

VSS

VDDL

VSSL

PWRDWN

引脚配置

XIN

VDD

AVDD

PWRDWN

AVSS

VSSL

LCLK1

LCLK2

XOUT

CLK6

CLK5

VSS

LCLK4

VDDL

LCLK3

赛普拉斯半导体公司

文件编号： 38-07006牧师* D

3901北一街

圣荷西

CA 95134

408-943-2600

修订后的2005年1月29日

CY22050

CY22050引脚一览

名字

XIN

引脚数

描述

参考输入。

由晶体（ 8兆赫， 30兆赫）或外部时钟（ 1兆赫， 133兆赫）驱动。

可编程输入负载电容允许最大的灵活性来选择水晶，基于

在制造商，工艺，性能或质量。

3.3V电源电压

3.3V模拟电源电压

断电。

当4脚为低电平，该CY22050将进入关断模式。

模拟地

LCLK地

可配置的时钟输出1在V

DDL

水平（ 3.3V或2.5V ）

可配置的时钟输出2在V

DDL

水平（ 3.3V或2.5V ）

可配置的时钟输出3在V

DDL

水平（ 3.3V或2.5V ）

输出使能。

当10脚为低电平，所有输出三态。

LCLK电源电压（ 2.5V或3.3V ）

可配置的时钟输出4在V

DDL

水平（ 3.3V或2.5V ）

地

可配置的时钟输出5 （ 3.3V ）

可配置的时钟输出6 （ 3.3V ）

参考输出

输出行业标准

编程CY22050 。

JEDEC

网络文件

二手

为

VDD

AVDD

PWRDWN

[1]

AVSS

VSSL

LCLK1

LCLK2

LCLK3

[1]

VDDL

LCLK4

VSS

CLK5

CLK6

XOUT

[2]

功能说明

该CY22050是下一代可编程FTG

（频率时序发生器）在网络，与电信应用

通信，数据通信，和其他一般用途的应用程序。

该CY22050提供了多达六个可配置的输出，采用16引脚

TSSOP ，流失一个3.3V电源。片上

参考振荡器的设计流掉了8-30 MHz晶振，

或1-133 -MHz的外部时钟信号。

该CY22050有一个单一的PLL驱动6个可编程输出

时钟。输出时钟从PLL或衍生

参考频率（ REF ）。输出分频器后可

对于任何一个。四输出的可设置为3.3V或2.5V ，对于

在各种各样的便携式和低功耗的应用程序使用。

现场编程的CY22050F

该CY22050编程在封装层面，即在

编程接口。该CY22050是闪存技术为基础，

这样的部件可以重新编程高达100倍。这使得

快速和容易的设计变更和产品更新，并

消除了老了过期库存的任何问题。

样品和小批量样机可以进行编程

在CY3672编程。赛普拉斯的增值distri-

从BP bution合作伙伴和第三方编程系统

微系统，希洛系统，以及其他可用于

大批量生产。

CyClocksRT软件

CyClocksRT 是一种易于使用的软件应用程序，它

允许用户自定义配置的CY22050 。用户可以

指定REF时， PLL频率，输出频率和/或

后分频器，和不同的功能选项。 CyClocksRT

CyClocksRT可以下载免费的

赛普拉斯网站http://www.cypress.com 。

CY3672 FTG开发套件

赛普拉斯CY3672 FTG开发工具包来完成

用设计与CY22050所需的一切，并

项目样品和小批量的原型。该试剂盒

自带CyClocksRT和最新版本的小

便携式编程器连接到PC串行端口

上的即时编程的自定义的频率。

CyClocksRT的DEC文件输出可被下载到

便携式编程器进行小批量的编程，或

用于生产编程系统使用较大

卷。

应用

控制抖动

抖动是在许多方面定义，包括：相位噪声，

长期抖动，逐周期抖动，周期抖动，绝对抖动，

抖动和确定性抖动。这些抖动术语在通常给

术语有效值，峰 - 峰值，或者在相位噪声的情况下

DBC / Hz的相对于所述基频。实际

抖动是依赖于XIN抖动和边沿速率，活跃人数

输出，输出频率，V

DDL

（ 2.5V或3.3V ），温度

和输出负载。

电源噪声和时钟输出负载有两个主要的

时钟抖动的系统资源。电源噪声可以是

通过适当的电源去耦（ 0.1μF的陶瓷缓解

帽）的时钟，并确保一个低阻抗接地的

注意事项：

1. CY22050没有内部上拉或下拉电阻。 PWRDWN和OE管脚需要被驱动的适当或连接到电源或接地。

如果XIN由外部时钟源驱动2.浮动XOUT 。

文件编号： 38-07006牧师* D

第2 9

CY22050

芯片。减少电容时钟输出负载为最小

降低电流尖峰的时钟边沿，从而减少

抖动。

还原活性的输出的总数也将减少

抖动以线性方式。然而，最好是使用两个输出

驱动两个负载比一个输出驱动两个负载。

率和幅值，以使PLL校正VCO的

频率直接相关的抖动性能。如果速率是

太慢了，那么长期的抖动和相位噪声会很差。

因此，为了提高长期的抖动和相位噪声，

降低Q以最低是可取的。该技术将

增加的相位频率检测器的速度，这在

转驱动VCO的输入电压。以类似的方式，

增加P ，直到VCO接近其最大额定速度

也将降低长期抖动和相位噪声。为

例如： 12 MHz的输入参考;所需的输出频率

33.3兆赫。有人可能会得出如下的解决方案：设置

Q = 3，P = 25，邮政股利= 3。但是，最好的抖动结果将

为Q = 2 ， P = 50 ，邮政股利= 9 。

有关更多信息，请参考应用笔记， “抖动

在基于PLL的系统：原因，影响和解决方案， “

可在http://www.cypress.com （点击“应用

说明“ ），或联系您当地的赛普拉斯现场应用

工程师。

有用于确定最终输出四个变量

频率。它们分别是：所述输入REF时， P和Q分频器以及

后分频器。的三个基本公式，用于确定

的CY22150为基础的设计最终的输出频率为：

CLK = （（ REF * P） / Q） /后分频器

CLK = REF /后分频器

CLK = REF

基本锁相环的方框图中示出

图1 。

每个

6个时钟输出，一共有七个输出可供选择

给它。有六分后选项：/ 2 （其中两个）， / 3 / 4 ，

/ DIV1N和DIV2N 。 DIV1N和DIV2N分别是calcu-

迟来并且可以是彼此独立的。后分频器

选项可以应用到计算出的PLL频率或

直接REF 。

除了6的后置分频器选项，第七选项

绕过PLL和直接传递REF的交叉

点开关矩阵。

时钟输出设置：交叉点开关

矩阵

每六个时钟输出可以来自任何七个

独特的频率源。交叉点开关矩阵

定义了源被连接到每个单独的时钟

输出。虽然它可能似乎有一个无限

的分频选项数量，有一些规则应该

选择分频选项时，必须考虑到。

分频器银行1

CY22050频率计算

该CY22050是建立一个非常灵活的时钟发生器

六个独立输出，从一个集成的PLL产生的。

/DIV1N

LCLK1

LCLK2

LCLK3

交叉点

开关

矩阵

REF

PFD

VCO

分频器银行2

LCLK4

CLK5

CLK6

/DIV2N

图1.基本的PLL框图

时钟输出分频器

无

/DIV1N

/DIV2N

定义及注意事项

时钟输出源的参考输入频率

时钟输出使用从分频器银行1.允许值的生成/ DIV1N选项DIV1N是

4 127，如果分频器银行1不被使用，设定DIV1N到8 。

时钟输出使用从分频器银行1.如果使用此选项的固定/ 2选项， DIV1N必须除尽

4 。

时钟输出使用固定/ 3选择从分频器银行1.如果该选项用于设置DIV1N 6 。

时钟输出使用从分频器银行2.允许值的生成/ DIV2N选项DIV2N是

4 127，如果分频器银行2不被使用，设定DIV2N到8 。

时钟输出使用从分频器银行2.如果使用此选项的固定/ 2选项， DIV2N必须除尽

4 。

时钟输出2使用从分频器银行2.固定/ 4选项如果使用此选项， DIV2N必须

被8整除。

第3 9

文件编号： 38-07006牧师* D

CY22050

参考晶振输入

该CY22050的输入晶体振荡器是一个重要的

由于柔韧性特征，它允许在选择的用户

一个晶体作为参考时钟源。振荡器的反相器

具有可编程增益，从而实现了最大的兼容性

与基准晶体，是根据制造商，处理

性能和质量。

的输入端的负载电容器的值以8确定

位在一个可编程的寄存器中。总的负载电容是

由下式确定：

CapLoad = （C

– C

BRD

– C

芯片

） /0.09375 pF的

在CyClocksRT ，进入液晶电容（C

）。值

CapLoad将被自动确定和编程

到CY22050 。

如果您需要更好地控制CapLoad值，考虑

使用CY22150F为串行配置和控制

输入负载电容。对于外部时钟源，默认

是0 。

输入负载电容放置在CY22050死亡减少

外部元件成本。这些电容是真实的

平行板电容器，旨在降低频率

移动，当非线性负载电容的影响会发生

通过负载，偏置电源和温度变化。

绝对最大条件

参数

DDL

电源电压

I / O电源电压

储存温度

[3]

结温

封装功耗，商用温度

封装功耗，工业温度

数字输入

数字输出简称V

DDL

ESD

每个静电放电电压MIL- STD- 833 ，方法3015

– 0.3

描述

分钟。

–0.5

–65

马克斯。

7.0

125

450

380

+ 0.3

DDL

+0.3

2000

单位

°C

推荐工作条件

参数

VDDL

负载

REFD

REFC

描述

工作电压

商业环境温度

周围的工业温度

马克斯。负载电容， V

DDL

= 3.3V

马克斯。负载电容， V

DDL

= 2.5V

驱动REF

水晶REF

上电时间为所有V

s到到达最低

额定电压（功率坡道必须是

单调）

0.05

分钟。

3.135

2.375

–40

典型值。

3.3

2.5

马克斯。

3.465

2.625

133

500

单位

°C

兆赫

注意：

3.额定为10年。

文件编号： 38-07006牧师* D

第4页第9

CY22050

DC电气特性

参数

[4]

OH3.3

OL3.3

OH2.5

OL2.5

VDD[5,6]

VDDL3.3[5,6]

VDDL2.5[5,6]

DDS

OHZ

OLZ

名字

输出高电流

输出低电流

输出高电流

输出低电流

输入高电压

输入低电压

电源电流

掉电电流

输出漏

描述

= V

– 0.5V, V

DDL

= 3.3V

= 0.5V, V

DDL

= 3.3V

= V

DDL

– 0.5V, V

DDL

= 2.5V

= 0.5V, V

DDL

= 2.5V

CMOS电平，V 70％

CMOS电平，V 30％

当前

DDL

电流（V

DDL

= 3.465V)

DDL

电流（V

DDL

= 2.625V)

= V

DDL

= AV

= 3.465V

= V

DDL

= AV

= 3.465V

分钟。

0.7

典型值。

1.0

0.3

马克斯。

单位

AC电气特性

参数

[4]

名字

输出频率，

商用温度

输出频率，

工业级温度

输出占空比

描述

时钟输出限制， 3.3V

时钟输出限制， 2.5V

时钟输出限制， 3.3V

时钟输出限制， 2.5V

占空比被定义

图2 ;

t1/t2

OUT

> 166兆赫，V 50 ％

占空比被定义

图2 ;

t1/t2

OUT

< 166兆赫，V 50 ％

[7]

[8]

t10

上升沿摆

速率（V

DDL

= 2.5V)

下降沿摆

速率（V

DDL

= 2.5V)

上升沿摆

速率（V

DDL

= 3.3V)

下降沿摆

速率（V

DDL

= 3.3V)

SKEW

时钟抖动

PLL锁定时间

输出时钟上升时间， 20 ％ - 80 ％的V

DDL

德网络中定义

科幻gure 3

输出时钟下降时间， 80 ％ - V的20 ％

DDL

德网络中定义

科幻gure 3

输出时钟上升时间， 20 ％ - 80％

DDL

。定义

科幻gure 3

输出时钟下降时间， 80 ％ - 20 ％

DDL

。定义

科幻gure 3