CY14E064L
销刀豆网络gurations
V
帽
A
12
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
DQ0
DQ1
DQ2
V
SS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
V
CC
WE
HSB
A
8
28-SOIC
顶视图
（不按比例）
A
9
A
11
OE
A
10
CE
DQ7
DQ6
DQ5
DQ4
DQ3
引脚德网络nitions
引脚名称
A
0
–A
12
WE
CE
OE
V
SS
V
CC
HSB
IO类型
输入
输入
输入
输入
地
电源
描述
地址输入。
用于选择的8192个字节的nvSRAM之一。
写使能输入，低电平有效。
当选择LOW ，写在IO引脚的地址数据
位置锁存由CE的下降沿。
芯片使能输入，低电平有效。
当低，选择芯片。当HIGH ，取消选择的芯片。
输出使能，低电平有效。
该低电平有效OE输入使能时读取的数据输出缓冲器
周期。拉高OE HIGH导致IO引脚三态。
地面的装置。
该装置被连接到该系统的地面。
电源输入到该设备。
DQ0 - DQ7输入或输出
双向数据IO线。
作为根据操作的输入或输出线路。
输入或输出
五金店忙（ HSB ） 。
低电平时，此输出表明五金店正在进行中。
当拉低外部向芯片时，它启动一个非易失STORE操作。内部弱上拉
电阻保持在该引脚为高电平，如果没有连接（连接可选）。
电源
自动存储电容。
提供电源的nvSRAM在断电时，从SRAM数据存储
非易失性元件。
V
帽
文件编号： 001-06543修订版* D
第17页2
[+ ]反馈
CY14E064L
设备操作
该CY14E064L的nvSRAM是由两个功能康波
堂费成对在相同的物理单元中。这是一个SRAM
存储器单元和一个非易失性QuantumTrap细胞。该SRAM
存储单元作为一个标准的快速静态RAM 。在数据
SRAM被转移至非易失性的细胞（对STORE
操作）或从非易失性细胞到SRAM（该RECALL
操作）。这种独特的架构允许存储和
召回所有单元并联。在STORE和RECALL
操作， SRAM的读写操作都被禁止。
该CY14E064L支持无限读取和写入类似
一个典型的SRAM 。此外，它提供了无限的RECALL操作
从非易失性细胞和多达百万商店系统蒸发散
操作。
1.硬件店由HSB激活
2.软件商店由一个地址序列激活
3.自动存储在设备断电
自动存储操作QuantumTrap的一大特色
技术默认情况下，在CY14E064L启用。
在正常操作期间，该器件消耗的电流从V
CC
to
充电连接至V的电容器
帽
引脚。此存储
充电所使用的芯片来执行单个STORE操作。
如果在V的电压
CC
引脚低于V
开关
中，部分
自动断开V
帽
引脚从V
CC
。商店
启动与由V提供的功率运行
帽
电容。
图1
示出了存储电容器的正确连接
(V
帽
）自动存储操作。参阅
“ DC电气
特色」
对于V的大小7页
帽
。上的电压
在V
帽
引脚通过一个电荷泵芯片内部驱动到5V 。
上拉起来放在我们持有上电时它处于非活动状态。
图1.自动存储模式
SRAM读
该CY14E064L执行一个读周期，每当CE和OE
是低，而WE和HSB是HIGH 。指定的地址
对引脚
0–12
确定访问的8192个数据字节。当
读出的是一个地址转换开始时，输出
T的延迟后有效
AA
（读周期1 ） 。如果读取启动
通过CE或OE ，则输出在t有效
ACE
或者在t
美国能源部
为准
是后来（读周期2 ） 。数据输出一再回应
内的T地址变更
AA
而不需要访问时间
转换上的任何控制输入引脚，并保持有效，直到
另一个地址变更，或直到CE或OE变为高电平，或
WE或HSB变为低电平。
10K欧姆
1
28
27
26
SRAM写
写周期完成时CE和WE低，
HSB高。地址输入稳定之前进入
写周期，必须保持稳定，直到CE或WE去
高电平的周期的末尾。对普通IO引脚的数据
I / O
0–7
被写入到存储器中，如果它是有效吨
SD
，年底前
一个我们控制写入或CE年底前控制
WRITE 。请OE高在整个写周期，以避免
数据总线争上常见的IO线。如果OE保持低电平，
内部电路断开输出缓冲器吨
HZWE
之后，我们去
低。
68
U
F
6v, +20%
U
0.1 F
绕行
自动存储操作
使用三种之一的CY14E064L将数据存储到的nvSRAM
存储操作：
14
15
文件编号： 001-06543修订版* D
10K欧姆
第17页3
[+ ]反馈
CY14E064L
在系统上电模式下， V
CC
和V
帽
被连接到
没有68的+ 5V电源
μF
电容。在这
模式中， CY14E064L的自动存储功能工作于
该系统存储的电荷功率下降。用户
但是，必须保证V
CC
不低于3.6V
在10毫秒STORE周期。
如果不需要对功率损失的自动商店，则V
CC
被连接到地和+ 5V被施加到V
帽
（图
2).
这
是自动存储禁止模式，其中自动存储功能是
禁用。如果CY14E064L在此配置中操作时，
引用V
CC
被改变到V
帽
在本
数据表。在这种模式下，存储操作被触发
通过软件控制或HSB引脚。它是不允许的
这三个选项的意愿之间切换。为了减少
图2.自动存储禁止模式
0.1
U
F
绕行
的地方。如果一个写正在进行时HSB被拉低，这
允许时间t
延迟
来完成。但是，任何的SRAM
HSB后要求写周期变低被禁止
直到HSB返回高电平。
在HSB引脚用于同步多个CY14E064L而
利用单个较大的电容器。在此模式下工作，
HSB引脚连接在一起的HSB销从另一
CY14E064L 。一个外部上拉电阻到+ 5V是必需的，
因为HSB作为一个漏极开路下拉。在V
帽
引脚
从其他CY14E064L部分连接在一起，共享
一个单一的电容器。电容器尺寸由数标度
连接到它的设备。当CY14E064L中的任一项
检测到的功率损耗，并且使对HSB，共同HSB销
使各部分请求STORE周期。 （一家商店花费
放置在那些自上次被写入CY14E064L
非易失性周期）。
在任何商店的操作，不管它是如何发起的，
在CY14E064L继续推动HSB引脚为低电平，
释放它只有当存储完成。后
在完成存储操作时， CY14E064L仍
被禁止，直到HSB引脚为高电平。
HSB如果不使用，则悬空。
10K欧姆
1
28
27
26
10K欧姆
硬件RECALL （上电）
在上电期间或之后的任何低功耗状态（V
CC
＆ LT ;
V
开关
） ，一个内部调出请求被锁定。当V
CC
再次超过V的检测电压
开关
，召回
会自动启动，并采取吨
HRECALL
来完成。
如果CY14E064L处于写状态，在上电时的端
回想一下，在SRAM数据被破坏。为了避免这种
的情况下，一个10千欧电阻连接或者我们之间
和System V
CC
或CE和System V之间
CC
.
软件商店
14
15
不必要的非易失性存储，自动存储和硬件
存储操作将被忽略，除非至少有一个写
自从最近STORE操作已经发生或
RECALL周期。启动软件商店周期
一个写操作是否已经完成而不管
发生了。 HSB的信号是由系统来监控
检测是否自动存储周期正在进行中。
使用软件地址序列，从传输数据
SRAM中的非易失性存储器。该CY14E064L软件
商店周期通过执行顺序的CE控制的启动
从阅读中准确的六项具体地址位置周期
顺序。在商店周期，先前的擦除
非易失性数据首先来执行后面的程序
非易失性元件。一旦一条STORE周期开始，
进一步的输入和输出被禁止，直到循环
完成。
由于序列读取来自特定地址是
用于商店开始，重要的是，没有其它READ
或写访问干预的顺序。如果他们
介入，序列被中止，并没有存储或调用
发生。
要启动的软件商店周期，下面读
顺序进行：
1.阅读地址为0x0000 ，有效的读
2.读地址0x1555 ，有效的读
3.阅读地址0x0AAA ，有效的读
4.阅读地址0x1FFF的，有效的读
5.读地址0x10F0 ，有效的读
6.读地址0x0F0F ，启动STORE周期
该软件序列主频与CE读取控制
或OE控制的读取。一旦在第六地址
序列被输入时，对STORE循环开始和
第17页4
五金店（ HSB ）操作
该CY14E064L提供了HSB引脚用于控制和
在确认存储操作。 HSB的引脚用于
请求五金店周期。当HSB引脚
驱动为低电平时， CY14E064L有条件发起STORE
吨后操作
延迟
。实际STORE周期只有开始，如果
写SRAM发生上次Store或
RECALL周期。在HSB引脚还充当开漏驱动器
在内部驱动到低电平，表示处于忙碌状态，而
的存储（通过任何方式发起）正在进行中。
SRAM的读写操作，这是正在进行中
当HSB通过任何手段驱动至低电平，给出时间来
完成启动存储操作之前。 HSB后
变为低电平时， CY14E064L继续SRAM的操作
t
延迟
。在t
延迟
，多个SRAM读操作需要
文件编号： 001-06543修订版* D
[+ ]反馈
CY14E064L
芯片被禁止。它的读周期，而不是写是很重要的
循环中使用的序列中。这是没有必要的操作环境是
低为有效的序列。之后的T
商店
循环时间完成，
该SRAM再次被激活的读取和写入操作。
较低的平均有功功率
CMOS技术提供了CY14E064L的好处
绘制显著较少的电流，当它被循环在时间较长
超过50纳秒。
科幻gure 3
显示我的关系
CC
和
读或写周期时间。最坏情况下的电流消耗
所示的CMOS和TTL电平输入（商业temper-
ATURE范围， Vcc = 5.5V ，在芯片100％占空比使能） 。只
当芯片被禁用备用电流被绘制。整体
由CY14E064L得出平均电流取决于
以下项目：
1.芯片的占空比使
2.整个周期率的访问
3的读写比
4. CMOS与TTL电平输入
5.操作温度
6， V
CC
水平
7. IO负载
图3.电流对周期时间（READ ）
软件RECALL
数据从非易失性存储器传送到SRAM
由一个软件地址序列。软件RECALL周期
与读取操作中类似的方式顺序启动
对软件商店开始。要启动RECALL周期，
CE控制的读操作如下顺序是
执行：
1.阅读地址为0x0000 ，有效的读
2.读地址0x1555 ，有效的读
3.阅读地址0x0AAA ，有效的读
4.阅读地址0x1FFF的，有效的读
5.读地址0x10F0 ，有效的读
6.读地址0x0F0E ，启动RECALL周期
在内部，召回是一个两步的过程。首先， SRAM数据
被清除，然后，非易失性的信息传送
入SRAM单元。之后的T
召回
周期时间，该SRAM是
再次准备读取和写入操作。该
调出操作不改变在非易失性数据
元素。
数据保护
该CY14E064L保护数据从损坏中低
电压条件下抑制所有外部发起STORE
和写入操作。当检测到低电压状态
当V
CC
小于V
开关
。如果CY14E064L是在一个写
模式（包括CE和WE低），在上电时召回后或
一个STORE后，写被禁止，直到一个负跳变
在CE或WE被检测到。这可以防止意外写入
在上电和掉电条件。
噪声考虑
该CY14E064L是一种高速内存。它必须具有高
约0.1μF高频旁路电容连接
V之间
CC
和V
SS,
使用线索和痕迹是短
成为可能。如同所有的高速CMOS集成电路，小心路由
电源，接地和信号降低电路噪声。
图4.电流对战周期时间（写入）
文件编号： 001-06543修订版* D
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