【82C84A数据表2005年12月6日FN2974.3CMOS时钟发生器驱动器Intersil的82】,IC型号CS82C84AZ,CS82C84AZ PDF资料,CS82C84AZ经销商,ic,电子元器件-51电子网

82C84A

数据表

2005年12月6日

FN2974.3

CMOS时钟发生器驱动器

Intersil的82C84A是一种高性能的CMOS时钟

发生器驱动器，其目的是提供服务的要求

CMOS和NMOS的微处理器，如对

80C86 ， 80C88 ， 8086和8088。该芯片包含一个晶体

控制振荡器，一个分频计数器3和完整

“就绪” ，并同步复位逻辑。

静态CMOS电路设计允许与外部操作

频率源从DC至25MHz的。晶控

操作，以25MHz的是保证在使用一个平行的

基本模式晶体和两个小负载电容。

所有输入（除X1和RES ）的TTL兼容了

温度和电压范围。

耗电量的，等效的一小部分

双极性电路。这个速度，功耗CMOS的特征

允许设计人员量身定制自己的系统设计

对于功率和/或速度的要求。

特点

生成系统时钟的CMOS或NMOS

微处理器

高达25MHz的操作

使用并行模式晶振电路或外部

频率源

提供同步就绪

生成系统由施密特触发器复位输出

输入

TTL兼容输入/输出

极低功耗

单5V电源

工作温度范围

- C82C84A 。。。。。。。。。。。。。。。。。。。。。。。。。 0 ° C至+ 70°C

- I82C84A 。。。。。。。。。。。。。。。。。。。。。。。。。 -40 ° C至+ 85°C

- M82C84A 。。。。。。。。。。。。。。。。。。。。。。。 -55 ° C至+ 125°C

无铅加退火有（符合RoHS ）

订购信息

部分

数

CP82C84A

CP82C84AZ

（见注）

IP82C84A

CS82C84A

CS82C84AZ

（注）

部分

记号

CP82C84A

CP82C84AZ

IP82C84A

CS82C84A

CS82C84AZ

温度。

范围（° C）

0至+70

-40至+85

0至+70

包

18 Ld的PDIP

18 Ld的PDIP *

（无铅）

18 Ld的PDIP

20 Ld的PLCC

（无铅）

PKG 。

DWG 。＃

E18.3

N20.35

引脚配置

CSYNC

PCLK

AEN1

RDY1

准备

RDY2

AEN2

CLK

GND

82C84A （ PDIP ， CERDIP ）

顶视图

ASYNC

EFI

F / C

OSC

水库

RESET

CS82C84AZ96 CS82C84AZ

（注）

IS82C84A

CD82C84A

ID82C84A

MD82C84A/B

8406801VA

MR82C84A/B

84068012A

IS82C84A

CD82C84A

ID82C84A

MD82C84A/B

8406801VA

MR82C84A/B

84068012A

N20.35

20 Ld的PLCC

磁带和卷轴

（无铅）

20 Ld的PLCC

N20.35

18 Ld的CERDIP

F18.3

18 Ld的CERDIP

F18.3

-40至+85

0至+70

-40至+85

PCLK

AEN1

-55到+125 20垫CLCC

J20.A

-55到+125 20垫CLCC

J20.A

SMD ＃

RDY1

准备

RDY2

AEN2

ASYNC

EFI

F / C

*无铅PDIPs可用于通孔波焊处理

只。他们不打算在回流焊接加工利用

应用程序。

注： Intersil无铅加退火产品采用特殊的无铅

材料套;模塑料/晶片的附属材料和100 ％雾

锡板终止完成，这是符合RoHS标准，兼容

既锡铅和无铅焊接操作。 Intersil无铅

产品分类MSL在无铅峰值回流温度下

达到或超过IPC / JEDEC J STD- 020对无铅要求。

CLK

GND

RESET

水库

OSC

注意：这些器件对静电放电敏感;遵循正确的IC处理程序。

1-888- INTERSIL或1-888-468-3774

Intersil公司（和设计）是Intersil Americas Inc.公司的注册商标。

提及的所有其他商标均为其各自所有者的财产。

-55到+125 18 Ld的CERDIP

F18.3

SMD ＃

CSYNC

-55到+125 18 Ld的CERDIP

F18.3

82C84A （ PLCC ， CLCC ）

顶视图

82C84A

工作原理图

水库

XTAL

振荡器

RESET

OSC

F / C

EF1

CSYNC

RDY1

AEN1

RDY2

AEN2

ASYNC

FF1

SYNC

PCLK

CLK

FF2

准备

控制引脚

F / C

水库

RDY1 ， RDY2

AEN1 ， AEN2

ASYNC

逻辑1

外部时钟

正常

公交就绪

解决残疾人

1准备阶段

同步

逻辑0

液晶驱动

RESET

公交车未就绪

地址启用

2级就绪

同步

FN2974.3

2005年12月6日

82C84A

引脚说明

符号

AEN1,

AEN2

数

3, 7

TYPE

描述

地址使能： AEN为低电平信号。 AEN用来限定其各自的总线就绪

信号（ RDY1和RDY2 ）。 AEN1验证RDY1而AEN2验证RDY2 。两个AEN信号输入是

有用的系统配置，其允许处理器访问两个多主机系统总线。

在非多主机配置， AEN信号输入与真（ LOW）。

BUS READY （传输完成）。 RDY为高电平有效信号，则表明从设备

位于该数据已经被接收，或者被提供RDY1由AEN1合格的系统数据总线上

而RDY2是AEN2合格。

READY同步选择：是异步输入定义的同步模式

READY（就绪）的逻辑。当ASYNC为低电平时，设置就绪同步的两个阶段。当

ASYNC是左开或HIGH ，设置就绪同步的单级。

准备：准备为高电平有效信号是同步的RDY信号输入。 READY是

清除已达到承诺保持时间到处理器后。

晶体中： X1和X2是向其中一个晶体所连接的引脚。晶振频率为3次

所需的处理器的时钟频率，（注1）。

频率/ CRYSTAL选择： F / C是一个魁梧的选择。当绑低。 F / C允许

要由晶体生成处理器的时钟。当F / C绑高， CLK是用于生成

电喷输入，（注1）。

外部频率IN：当F / C绑高， CLK由输入频率生成

出现在此引脚。输入信号是一个方波所需CLK的3倍的频率

输出。

处理器时钟： CLK为所使用的处理器的时钟输出，且所有设备直接哪

连接到处理器的局部总线。 CLK具有输出频率为晶体或EFI的三分之一

输入频率和一个1/3的占空比。

外设时钟： PCLK是外围时钟信号，其输出频率为1/2 CLK的

并具有50 ％的占空比。

振荡器输出：振荡器是内部振荡器电路的输出。其频率等于

该晶体的。

RESET IN ： RES是其用于产生复位的低电平有效信号。该82C84A提供

施密特触发器输入，使得一个RC连接可用于建立适当的电复位

持续时间。

RESET ：复位是用来重置80C86系列处理器的高电平信号。其时序

特性由RES确定。

时钟同步： CSYNC是一个高电平有效信号，它允许多个82C84As是

同步提供的时钟是同相的。当CSYNC是HIGH内部计数器复位。

当CSYNC变低的内部计数器被允许重新开始计数。 CSYNC需要

外部同步到EFI 。当使用内部振荡器CSYNC应以硬连线

地面上。

地

：在+ 5V电源引脚。 V之间的0.1μF电容

和GND推荐

脱钩。

RDY1,

RDY2

ASYNC

4, 6

准备

X1, X2

F / C

17, 16

EFI

CLK

PCLK

OSC

水库

RESET

CSYNC

GND

注意：

1.如果不使用晶振输入X1必须连接到V

或GND和X2应由开放。

FN2974.3

2005年12月6日

82C84A

功能说明

振荡器

在82C84A的振荡电路的设计主要是为

与外部并联谐振的基础模式下使用

晶体从该基本操作频率而得。

晶体的频率应在3倍进行选择

所需的CPU时钟。 X1和X2是两个晶体输入

水晶连接。对的最稳定的操作

振荡器（OSC ）输出的电路中，两个电容器（ C1 = C2 ），为

在该波形图中所示的推荐。该

振荡器的输出缓冲，并带出对OSC

使其他系统的定时信号可以从该衍生

稳定，晶控源。

表1.水晶规格

参数

频率

操作类型

不需要的模

负载电容

典型的晶体SPEC

2.4 - 25MHz的，基本的， “ AT ”切

并行

6分贝（最低）

18 - 32pF

时钟输出

在CLK输出为33 ％占空比的时钟驱动器设计

直接驱动80C86 ， 80C88处理器。 PCLK是

外设时钟信号，其输出频率为1/2的

CLK 。 PCLK具有50 ％的占空比。

复位逻辑

复位逻辑提供了一个施密特触发器输入（ RES ）和

同步IP- FL佛罗里达州运来产生复位时序。复位

信号被同步到CLK的下降沿。一个简单的RC

网络可用于通过利用该提供上电复位

功能82C84A的。

准备同步

两个READY输入（ RDY1 ， RDY2 ）被提供给

容纳两个系统总线。每路输入都有限定

（ AEN1和AEN2 ，分别地）。该AEN信号验证

它们各自的RDY信号。如果在多主机系统不

正在使用的AEN引脚应连接低电平。

同步是必需的所有异步主动正在进行

任RDY输入的边缘，以保证该RDY设置

时间和保持时间得到满足。非活动持续RDY的边缘

通常准备系统不需要同步，但

必须满足RDY建立和保持的适当的系统的问题

设计。

异步输入定义READY两种模式

同步操作。

当异步为低时，同步的两个阶段是

提供用于活性就绪输入信号。正向

异步READY输入将第一个被同步到倒装

触发器CLK的上升沿1 （需要一个建立时间

tR1VCH ）和同步到触发器2在下一

CLK下降沿，在这之后时间就绪输出将为

有效（高电平）。负向异步READY输入

将直接同步到触发器2的下降沿

CLK的，之后，在准备就绪输出将变为无效。这

操作模式用于异步使用

（通常没有准备好），在系统中无法设备

通过设计保证，以满足所需的RDY安装时间，

TR1VCL ，在每个总线周期。

当async为高电平或悬空时，先准备好触发器是

绕过处于READY同步逻辑。 READY输入

由佛罗里达州的ip-佛罗里达州运2在CLK的下降沿同步

前它们被提交给处理器。此模式是

可用于该可保证同步设备

满足所需的RDY准备时间。

ASYNC可以在每个总线周期来改变选择

同步用于在每台设备相应的模式

系统。

电容器C1，C2进行选择，使得它们的组合

电容

C1 X C2

CT =

---------------------

（包括杂散电容）

C1 + C2

由晶体相匹配的负载电容为特定网络版

制造商。这确保了频率范围内操作

宽容特定网络版由晶体制造商。

时钟发生器

时钟发生器由一个同步分频的副产品

3计数器与一个特殊的清除输入的抑制

计数。这清零输入（ CSYNC ）允许输出时钟

与外部事件（如相互同步

82C84A时钟）。有必要同步CSYNC

输入到外部的82C84A电喷时钟。这是

通过两个触发器。（参见图1）。计数器

输出为三分之一输入一个33 ％占空比的时钟

频率。

注： F / C输入是一个魁梧的引脚，或者选择水晶

振荡器或电喷输入作为时钟的

3计数器。如果

在EFI输入作为时钟源，所述振荡器

部分可以独立地用于另一时钟源。

输出取自OSC 。

FN2974.3

2005年12月6日

82C84A

EFI

时钟

同步

EFI

82C84A

CSYNC

＆ GT ;

（如其它82C84As ）

注：如果EFI输入时，则晶振输入X1必须连接到V

或GND和X2应由开放。如果晶体的输入时，

然后EFI应该连接到V

或GND 。

图1 CSYNC同步

FN2974.3

2005年12月6日