CS49300 DSP系列

多标准音频解码器系列

特点

CS4930X ： DVD音频子家庭

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PES层解码的A / V同步

DVD音频包层支持

经络无损包装规格（ MLP ）

杜比数字 ，杜比定向逻辑II

的MPEG-2 ，高级音频编码算法（ AAC）的

MPEG多声道

DTS数字环绕声 ， DTS- ES扩展环绕

PES层解码的A / V同步

杜比数字

的MPEG-2 ，高级音频编码算法（ AAC）的

的MPEG -1（层1 ，2，3 ）立体声

的MPEG-2 （层2,3）立体声

杜比数字，杜比定向逻辑II

DTS & DTS-ES具有集成的DTS解码表

Cirrus的原始环绕声5.1 PCM增强

的MPEG-2 ，高级音频编码算法（ AAC）的

MPEG多声道

MP3（MPEG -1，第3层）

描述

该CS493XX是一个家族的多声道音频解码器

旨在取代了CS4923 / 4 /5/6 /7/ 8/9系列的

的音频解码中以DVD ，广播领导者和

接收器市场。该系列将分为部分专为

这些不同的细分市场。

对于DVD市场，部分将提供哪些支持经穴

无损压缩（ MLP ） ，杜比数字，杜比定向逻辑II ，

MPEG多声道， DTS数字环绕声， DTS- ES ，AAC和

其子集。用于接收器市场，零件将被提供

它支持杜比数字，杜比定向逻辑II ， MPEG

多声道， DTS数字环绕声， DTS- ES ， AAC和各种

虚拟器和PCM增强算法诸如HDCD

,

DTS NEO： 6

TM

， LOGIC7

和SRS环绕圈II

。对于

广播市场，部分将提供哪些支持杜比

数字，AAC， MPEG-1，层1,2和3 ， MPEG-2，层2和

3.

根据水晶品牌， Cirrus Logic是唯一的单一供应商

高性能24位多标准音频DSP解码器，

DSP固件，和高分辨率数据转换器。这

的DSP ，系统固件和数据转换器组合

简化快速创建世界一流的高保真数字音频

产品的互联网时代。

CS4931X ：广播子家庭

CS4932X ： AVR子系列

- 谢谢

环绕EX 和THX

Ultra2影院

- 通用AVR和广播音频解码器

（ MPEG多声道，立体声MPEG ， MP3 ， C.O.S. ）

汽车音响

CS49330 ：通用型音频DSP

订货信息：

SEE

第87页

应用

CS49300

CS49310

CS49311

CS49312

CS49325

CS49326

CS49329

CS49330

CS49330

CS49330

DVD音频

广播

广播

广播

AVR

AVR

AVR

汽车音频DSP

通用

后处理器

核心解码器的功能

MLP ，AC-3 ，AAC ，DTS的MPEG 5.1 ，MP3等

AAC格式， AC-3 ，MPEG立体声，MP3等

AAC ， MPEG立体声， MP3等

的AC -3，MPEG立体声，MP3等

的AC-3 ，COS， MPEG 5.1 ，MP3等

的AC- 3 ，DTS ，COS的MPEG 5.1 ，MP3等

的AC-3 ，AAC ，DTS的MPEG 5.1 ，MP3等

汽车音响代码

5.1 MPEG ，MPEG立体声， MP3 ， C.O.S.等

民进党

THX环绕EX ， THX Ultra2影院

特征是一个超集的CS4923 / 4/5 /6/7 /8/9的

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8声道输出，包括双区输出功能

动态信道Remapability

支持高达192 kHz Fs的@ 24位的吞吐量

增加内存/ MIPS

增加延迟和缓冲功能的SRAM接口

双精度低音管理

增强通过固件系统功能

通过水晶器皿升级

TM

软件

授权计划

RESET

CMPDAT ，

SDATAN2

CMPCLK ，

SCLKN2

CMPREQ ，

LRCLKN2

SCLKN1,

STCCLK2

LRCLKN1

SDATAN1

CLKIN

CLKSEL

RD，

WR ，

SCDIO ，

R / W，

DS ，

SCDOUT ，

DATA7 ：0，

EMOE ， EMWR ，

PSEL ，

ABOOT ，

EMAD7 ：0，

A0,

A1,

GPIO7 ： 0

CS

GPIO11 GPIO10 GPIO9 SCCLK SCDIN

INTREQ

EXTMEM ，

GPIO8

DD

DC

压缩

数据输入

接口

并行或串行主机接口

成帧器

移

输入

卜FF器

调节器

24-Bit

DSP处理

内存

内存

程序数据

内存内存

只读存储器

只读存储器

程序数据

内存内存

STC

MCLK

SCLK

产量

格式化

LRCLK

AUDATA[2.0]

数字

音频

输入

接口

PLL

时钟管理器

FILT2 FILT1

RAM输入

卜FF器

内存

产量

卜FF器

XMT958/AUDATA3

VA AGND

DGND [3： 1]

VD [ 3：1]

http://www.cirrus.com

版权

Cirrus Logic公司， 2006年公司

（版权所有）

APR '06

DS339F7

CS49300 DSP系列

目录

1.特性和规范............................................. .................... 7

1.1额定工作条件.............................................. .................................... 7

1.2绝对最大额定值.............................................. .......................................... 7

1.3热数据.............................................................................................................. 7

1.4数字直流特性.............................................. ........................................... 8

1.5电源特性.............................................. ....................................... 8

1.6开关特性 - 重置............................................. ........................... 9

1.7开关特性 - CLKIN ............................................. ............................... 9

1.8开关特性 - 英特尔

主机模式................................................ ......... 10

1.9开关特性 - 摩托罗拉

主机模式................................................ .. 12

1.10开关特性 - SP

I

控制端口............................................... ...... 14

1.11开关特性 - I

2

C

控制端口................................................ ....... 16

1.12开关特性 - 数字音频输入........................................... .......... 18

1.13开关特性 - 串行脉冲数据输入.......................................... ... 20

1.14开关特性 - 并行数据输入........................................... .......... 21

1.15开关特性 - 数字音频输出........................................... ........ 22

2.系列概述....................................................................................................... 24

2.1 CS493XX文档策略.............................................. .................................... 24

2.2多声道解码器零件族的............................................ .......................... 24

3.典型连接图............................................. .............................. 27

3.1复用引脚........................................................................................................ 27

3.2终止要求............................................... ......................................... 27

3.3锁相环滤波器............................................. ............................................ 28

4.电源........................................................................................................................... 35

4.1解耦................................................................................................................ 35

4.2模拟功率调节.............................................. ......................................... 35

4.3接地...................................................................................................................... 35

4.4垫.......................................................................................................................... 35

5的时钟频率..................................................................................................................... 35

6.控制....................................................................................................................... 36

6.1串行通信............................................... ................................................ 36

6.1.1 SPI通信............................................. ......................................... 36

6.1.2 I

2

c数据传输................................................ ....................................... 38

6.1.3 INTREQ行为：一个特例......................................... ..................... 41

6.2并行主机通信.............................................. ...................................... 44

6.2.1英特尔Parallel主机通讯方式.......................................... ............ 46

6.2.2摩托罗拉并行主机通讯方式.......................................... .... 47

6.2.3程序并行主机模式通讯..................................... 48

7.外部存储器.............................................. .................................................. .... 51

7.1非分页内存............................................. .................................................. ... 51

7.2分页内存......................................................................................................... 52

8.启动过程& RESET ............................................ ......................................... 54

8.1主机引导.................................................................................................................. 54

8.1.1串行下载序列............................................ .............................. 54

8.1.2并行下载序列............................................ ............................ 57

8.2自动引导.................................................................................................................... 57

8.2.1自动引导INTREQ行为............................................ .............................. 60

8.3降低自动引导时代使用GFABT码（快速自动引导） ......................... 61

使用GFABT代码时8.3.1设计注意事项...................................... 63

2

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CS49300 DSP系列

内部启动............................................................................................................. 63

应用启动失败的消息.............................................. .............................. 63

重置CS493XX ............................................... ............................................. 63

外部存储器的例子............................................... ....................................... 64

8.7.1非分页自动引导存储器.......................................... ............................ 64

8.7.2 32千字节分页自动引导存储器.......................................... ................. 65

8.8 CDB49300 - MEMA.0 ............................................ .................................................. ... 66

9.硬件配置.............................................. ..................................... 68

10.DIGITAL输入&输出............................................ ............................................... 69

10.1的数字音频格式.............................................. ................................................ 69

10.1.1 I

2

S .............................................................................................................. 69

10.1.2左对齐............................................. .................................................. 69

10.1.3多通道.............................................. ................................................. 69

10.2数字音频输入接口............................................. .............................................. 70

10.3压缩后的数据输入端口............................................. ...................................... 70

10.4字节宽的数字音频数据输入........................................... .............................. 70

10.4.1并行化与并行控制.......................................... .............. 71

10.4.2并行传送串行控制.......................................... ................. 71

10.5数字音频输出端口............................................. ............................................ 72

10.5.1 IEC60958输出............................................. ........................................... 73

11.HARDWARE配置.............................................. ..................................... 74

11.1地址检查............................................... .................................................. .. 74

11.2输入数据的硬件配置............................................. ........................... 74

11.2.1输入配置注意事项............................................ ............. 77

11.3输出数据的硬件配置............................................. ......................... 78

11.3.1输出配置注意事项............................................ ............ 80

11.4创建硬件配置信息............................................. ............. 80

12.PIN说明....................................................................................................... 82

13.ORDERING信息.............................................. ............................................. 87

14.PACKAGE尺寸.............................................. ................................................ 88

15.DOCUMENT修订记录

............................................................................................ 89

8.4

8.5

8.6

8.7

图列表

图1.复位时序........................................................................................................ 9

图2. CLKIN与CLKSEL = VSS = PLL使能....................................... ...................... 9

图3.英特尔

并行主机模式读取周期............................................. ..................... 11

图4.英特尔

并行主模式写周期............................................. ..................... 11

图5.摩托罗拉

并行主机模式读取周期............................................. .............. 13

图6.摩托罗拉

并行主模式写周期............................................. .............. 13

图7. SPI控制端口时序........................................... ............................................. 15

图8. I2C

控制端口时序............................................... ....................................... 17

图9.数字音频输入数据， Master和Slave时钟时序..................................... 19

图10.串行压缩数据定时........................................... .............................. 20

图11.并行数据时序（在不并行控制模式） ................................. 21

图12.数字音频输出数据，输入和输出时钟时序................................. 23

图13.我

2

C

控制........................................................................................................ 29

图14.我

2

C

控制与外部存储器.............................................. ....................... 30

图15. SPI控制.......................................................................................................... 31

图16. SPI控制与外部存储器.......................................... ............................ 32

图17.英特尔

并联控制方式............................................... ................................. 33

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CS49300 DSP系列

图18.摩托罗拉

并联控制方式............................................... .......................... 34

图19. SPI写流程图........................................... ........................................... 37

图20. SPI读流程图........................................... ........................................... 37

图21. SPI时序........................................................................................................... 39

图22. I 2 C写流程图.......................................... .......................................... 40

图23. I 2 C读流程图.......................................... ......................................... 41

图24. I 2 C时序........................................................................................................ 42

图24.英特尔模式，单字节写流程图...................................... .................... 46

图25.英特尔模式，单字节读流程图...................................... .................... 47

图26.摩托罗拉模式，单字节写流程图...................................... ............. 48

图27.摩托罗拉模式，单字节读流程图...................................... ............ 48

图28.典型的并行主机模式控制写序列流程图................... 49

图29.典型的并行主模式控制阅读顺序流程图................... 50

图30.外部存储器接口............................................ ...................................... 53

图31.外部存储器读取（16位地址） ...................................... ....................... 53

图32.外部存储器写（ 16位地址） ...................................... ........................ 53

图33.典型的串行引导和下载程序......................................... ............ 55

图34.典型的并行引导和下载程序......................................... ......... 56

图35.自动引导时序图............................................ ........................................ 58

图36.自动引导序列............................................. ................................................ 59

图37.自动引导INTREQ行为............................................ .................................... 60

图38.快速自动引导顺序使用GFABT代码......................................... ......... 62

图39.执行复位............................................ ................................................. 64

图40.非分页内存........................................... ................................................. 65

分页32千字节的外部存储器............................ 66图41.示例内容

图42. CDB49300 - MEMA.0子卡的CDB4923 / 30 - REV- A.0 ................... 67

图43.我

2

S格式........................................................................................................... 69

图44.左对齐格式（上升沿有效SCLK） ..................................... ............ 69

图45.多通道格式............................................. ............................................... 70

表格清单

表1. PLL滤波器元件值........................................... ...................................... 28

表2.主机模式............................................................................................................ 36

表3. SPI通信信号............................................ ....................................... 36

表4.我

2

C通信信号.............................................. ................................... 38

表5.并行输入/输出寄存器.......................................... ..................................... 45

表6.英特尔模式通信信号........................................... ............................. 46

表7. Motorola模式通信信号........................................... ...................... 47

表8.内存接口引脚............................................ ................................................ 51

表9.引导写邮件............................................ ................................................. 54

表10.引导阅读的邮件............................................ ............................................... 54

表11.降低自动引导时代使用GFABT8.LD ， GFABT6.LD和GFABT4.LD上

CS493264 -CL启摹DSP ........................................... ........................................ 61

例5.1 ， 6.1和7.1声道系统表12.内存要求.............. 65

表13.数字音频输入接口........................................... .............................................. 70

表14.压缩的数据输入端口........................................... ..................................... 70

表15.数字音频输出端口........................................... ........................................... 72

表16. MCLK / SCLK主模式比率......................................... ............................... 72

表17.输出通道映射............................................ .......................................... 72

表18.输入数据类型的配置

（输入参数） ............................................. ................................................. 75

表19输入数据格式配置

（输入参数B） ............................................. ................................................. 75

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CS49300 DSP系列

表20.输入SCLK极性配置

（输入参数C） ............................................. .................................................

表21.输入FIFO设置配置

（输入参数D） ............................................. .................................................

表22.输出时钟配置

（参数一） .......................................................................................................

表23.输出数据格式配置

（参数b ） .......................................................................................................

表24.输出MCLK配置

（参数C） .......................................................................................................

表25.输出SCLK配置

（参数D） .......................................................................................................

表26.输出SCLK极性配置

（参数E） .......................................................................................................

表27.示例值被发送到CS493XX下载或软件复位后..............

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