【Core8051产品概述预期用途嵌入式系统控制通信系统控制I / O控制- 等待周期访问快速/慢速R】,IC型号CORE8051-AN,CORE8051-AN PDF资料,CORE8051-AN经销商,ic,电子元器件-51电子网

Core8051

产品概述

预期用途

嵌入式系统控制

通信系统控制

I / O控制

- 等待周期访问快速/慢速ROM

- 双数据指针快速的数据块传输

特殊功能寄存器（ SFR ）接口

- 服务达101外部的SFR

可选片内仪器（ OCI ）调试

逻辑

支持所有主要的Actel器件系列

可选节能模式

主要特点

100 ％ ASM51 （ 8051 / 80C31 / 80C51 ）兼容

指令集

控制单元

- 8位指令解码器

- 最高可达12周期精简指令时间

算术逻辑单元

- 8位算术和逻辑运算

–

布尔操作

8×8位乘法和8×8位的除法

家庭支持

聚变

ProASIC3/E

的ProASIC

PLUS

的Axcelerator

RTAX -S

SX -A

RTSX -S

32位I / O端口

- 4个8位I / O端口

- 端口的第二功能，如外部

中断，提供额外的端口引脚时，

与标准的8051相比，

串行端口

同时发送和接收

- 同步模式，固定波特率

- 8位UART模式，可变波特率

- 9位UART模式，波特率固定

- 9位UART模式，可变波特率

多处理器通信

2个16位定时器/计数器

中断控制器

- 四个优先级有13个中断源

内部数据存储器接口

- 最多可寻址数据存储空间的256B

外部存储器接口

- 最多可寻址外部程序64kB的

内存

- 最多可寻址外部数据的64kB的

内存

- 复用的地址/数据总线可以方便

连接到内存

- 变长MOVX访问快/慢

内存或外围设备

核心可交付

评估版

- 编译RTL仿真模型完全支持

Actel的自由人

集成设计环境

（IDE）的

网表版本

- 结构Verilog和VHDL网表（具有与

没有I / O焊盘）兼容的爱特

设计软件布局和布线工具

- 编译RTL仿真模型完全

支持Actel公司的Libero IDE

RTL版

- Verilog和VHDL核心源代码

- 核心综合脚本

测试平台（ Verilog和VHDL ）

综合和仿真支持

合成

- Synplicity公司

- 新思科技

（编译器设计

， FPGA编译器

FPGA快递

)

- 的Exemplar

模拟

- OVI - 标准的Verilog仿真器

- 生命 - 标准的VHDL仿真器

1。有关详细信息，请参阅Core8051指令集详细用户指南

2005年12月

2005 Actel公司

v 6 .0

Core8051

核心验证

综合的VHDL和Verilog测试平台

用户可以方便地添加自定义测试通过修改

用户测试平台使用现有的格式

MUL和DIV指令。此外，每个循环中的

8051使用两个存储器存取。在许多情况下，所述第二

取了一个"dummy"获取和额外的时钟被浪费了。

表1

示Core8051的速度优势在

标准的8051 12的第一个速度上的优势

列意味着Core8051执行相同

指令12倍，比标准8051的速度更快

在第二列中

表1

列出的类型的数目

具有一定的速度优势的说明。该

第三列列出了指令的总数

有给定的速度优势。第三列可以是

看作第二列的一个子类别。为

例如，有两种类型的指令具有一个

3倍速度的优势在传统的8051 ，为

其中有九个明确的指示。

表1 -

Core8051速度优势总结

速度

好处

9.6

4.8

平均分： 8.0

数

指令

类型

总和： 111

数

说明

（操作码）

总和： 255

概述................................................ 2 ....

Core8051设备要求................................. 4

Core8051验证................................................五

I / O信号说明............................................. 5 ..

存储器结构................................................ 8

特殊功能寄存器........................................ 10

指令集................................................ ........... 11

指令说明............................................. 19

指令时序................................................ .... 20

Core8051引擎................................................ ...... 27

定时器/计数器............................................... ......... 28

串行接口................................................ .......... 30

................................. 32中断服务程序单元

ISR结构................................................ ............. 35

电源管理单元........................................ 36

电源管理实施..................... 36

接口的片上仪器（可选）。 37

订购信息.............................................. 39

更改列表............................................... .......... 40

数据目录............................................... 40

概述

在Core8051宏是一款高性能，单芯片，8

位微控制器。它是一个全功能的8位

即执行所有ASM51指令嵌入式控制器

并具有相同的指令集与80C31 。 Core8051

提供软件和硬件中断，串行端口，

和两个定时器。

在Core8051架构消除了冗余总线

州和实现取的并行执行和

执行阶段。由于循环与内存对齐

在可能的最的1字节的指令是取，

在一个周期内执行。 Core8051使用每一个时钟

周期。这导致了平均的性能改进

8.0 （在MIPS换算）相对于所述英特尔率

设备具有相同的时钟频率工作。

原来的8051有12时钟结构。机器

周期需要12个时钟周期，大多数指令要么

一个或两个机器周期。因此，在8051中

12或24个时钟的每个指令，除了

平均速度优点是8.0。然而，真正的

速度的提高见于任何系统将依赖于

指令组合。

Core8051由以下主要模块：

内存控制块 - 逻辑控制

程序和数据存储器

控制处理器模块 - 主控制器逻辑

RAM和SFR控制块

ALU - 算术逻辑单元

复位控制模块 - 实现复位条件

电路

时钟控制模块

定时器0和1座

ISR - 中断服务程序块

串行端口模块

端口寄存器座

PMU - 电源管理单元块

OCI块 - 片上仪器仪表的逻辑

调试功能

v6.0

Core8051

图1

示Core8051的主块。

Core8051

8051主引擎

内存

控制

取

INSTR

周期

Timer_0_1

控制

单位

取

INSTR

周期

特殊功能寄存器总线

打断

服务

RAM_SFR

控制

取

INSTR

周期

端口

算术

逻辑单元

串行

通道

动力

管理

时钟

控制

图1 -

Core8051框图

v6.0

Core8051

Core8051设备要求

Core8051在几个Actel的器件系列中得到落实。实施数据的摘要

上市

表2

通过

表4.表2

列出实现数据而不OCI逻辑。

表2

Core8051设备利用率和性能 - 无OCI

细胞或瓷砖

家庭

聚变

ProASIC3/E

的ProASIC

PLUS

的Axcelerator

RTAX -S

SX -A

RTSX -S

顺序

528

619

646

组合

3629

3909

2344

2780

总

4157

4437

2963

3426

RAM块

采用

设备

AFS600

A3PE600-2

APA150-STD

AX250-3

RTAX1000S-1

A54SX72A-3

RT54SX72S-1

总

30%

72%

70%

16%

57%

性能

36兆赫

24兆赫

52兆赫

29兆赫

33兆赫

19兆赫

注意：

在此表中的数据是使用典型的合成和布局设置来实现的。性能是使用Core8051宏实现

孤单。

表3

列表实现数据与OCI逻辑（没有一丝记忆，也没有硬件触发）。

表3

Core8051设备利用率和性能 - OCI无迹可寻的内存和硬件触发

细胞或瓷砖

采用

RAM块

设备

AFS600

A3PE600-2

APA150-STD

AX500-3

RTAX1000S-1

A54SX72A-3

RT54SX72S-1

总

33%

79%

42%

19%

61%

性能

33兆赫

20兆赫

44兆赫

25 MHZ

29兆赫

19兆赫

家庭

聚变

ProASIC3/E

的ProASIC

PLUS

的Axcelerator

RTAX -S

SX -A

RTSX -S

顺序

621

739

765

组合

3923

4249

2646

2914

总

4544

4870

3385

3679

注意：

在此表中的数据是使用典型的合成和布局设置来实现的。性能是使用Core8051宏实现

孤单。

表4

列出了与OCI逻辑（ 256字跟踪存储器和一个硬件触发）实现的数据。

表4

Core8051设备利用率和性能 - OCI用256字跟踪内存和一个硬件触发

细胞或瓷砖

家庭

聚变

ProASIC3/E

的ProASIC

PLUS

的Axcelerator

RTAX -S

顺序

718

717

843

组合

4323

4709

3023

总

5041

5426

3866

RAM块

采用

设备

AFS600

A3PE600-2

APA150-STD

AX500-3

RTAX1000S-1

总

37%

88%

48%

21%

性能

33兆赫

20兆赫

40 MHZ

24兆赫

注意：

在此表中的数据是使用典型的合成和布局设置来实现的。性能是使用Core8051宏实现

孤单。

v6.0

Core8051

Core8051验证

在全面核查的仿真测试平台

（附带网表版和RTL版核心）

验证Core8051宏观的正确操作。该

验证测试平台采用了一些测试的

Core8051宏，其中包括：

操作码测试

外围测试

杂项测试

使用随机附送的用户测试平台为导向，用户

可以很容易地通过自主芯的验证

添加或移除测试。

I / O信号说明

为Core8051宏的端口的信号中所定义

表5第6页

并示于

图2中。

Core8051有239

该描述在I / O信号

表5第6页。

Core8051

n重设

CLK

了clkCPU

clkper

clkcpu_en

clkper_en

nRSTO

nrsto_nc

int0

int1

int0a

int1a

int2

int3

int4

int5

int6

int7

rxd0i

rxd0o

txd0

TCK

TMS

TDI

TDO

TRSTB

轨迹A

TraceDI

TraceDO

TraceWr

port0i

port1i

port2i

port3i

port0o

port1o

port2o

port3o

ramdatai

ramdatao

RAMADDR

RAMOE

RAMWE

sfrdatai

sfrdatao

sfraddr

SFROE

SFRWE

memdatai

memdatao

MEMADDR

mempsacki

mempsrd

memacki

MEMWR

MEMRD

dbgmempswr

Membank

分手

突围

触发输出

AUXOUT

MOVX

图2 -

Core8051 I / O信号图

v6.0