CDCE18005

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SCAS863 - 2008年11月

5分/ 10路输出时钟发生器/缓冲器

1

特点

通用输入缓冲器接受LVPECL ，

LVDS或LVCMOS电平信号

完全可配置的输出，包括

频率，输出格式和输出偏斜

输出复用器即用作一个时钟

三个参考输入之间切换

和输出

时钟发生器通过AT切晶体

集成的EEPROM器件确定

配置在电

低附加抖动性能

通用输出模块最多支持5

差分， 10单端或组合

差分或单端：

- 低附加抖动

- 输出频率高达1.5GHz的

- LVPECL ， LVDS ， LVCMOS ，并特别高

输出摆幅模式

- 独立输出分频器支持

从1-80分频比

- 独立的有限粗偏移控制

所有输出

灵活的输入：

- 两个通用差分输入接受

频率高达1500 MHz的（ LVPECL ） ， 800

兆赫（ LVDS ） ，或250兆赫（ LVCMOS ） 。

- 一个辅助输入接受单端

时钟源或晶体。辅助输入

接受晶体中的2兆赫-42的范围

兆赫或LVCMOS输入高达75 MHz的。

- 时钟发生器模式下使用晶振输入。

典型功耗1.0W电压为3.3V （见

表27 ）

集成的EEPROM存储默认设置;

因此，该器件在一个已知的，

prede网络斯内德状态。

提供采用QFN -48封装

ESD保护超过2kV的HBM

工业温度范围-40° C至85°C

应用

数据转换器和数据聚合时钟

无线基础设施

交换机和路由器

医疗电子

军事和航空航天

产业

时钟扇出

描述

该CDCE18005是一款高性能的时钟

发生器和分配器具有高度

经由SPI接口的可配置和可编程

启动通过板载EEPROM确定的模式。

特别设计的缓冲时钟数据

转换器和高速数字信号，该

CDCE18005实现了低附加抖动在50 FS

RMS

(1)

范围内。时钟分配模块包括：

5独立的可编程输出，可

被配置为提供输出的不同组合

格式（ LVPECL ， LVDS ， LVCMOS ） 。可以在每个输出

还可以被编程为一个唯一的输出频率

（高达1.5千兆赫

(2)

），并通过一偏斜关系

可编程延迟模块。如果所有的输出

配置为单端模式（如LVCMOS ）时，

达CDCE18005支持十个输出。每路输出

可以选择三种时钟输入源之一。输入

块包括两个通用的差分输入端，

支持频率高达1500 MHz和辅助

单端输入，可连接到一个CMOS

电平的时钟或配置为连接到一个外部

通过晶体板上振荡器模块。

25MHz的LVCMOS

LVPECL的1.5GHz / 800MHz的LVDS

25MHz的LVCMOS

800MHz的LVPECL

CDCE18005

25MHz的晶振

750MHz的LVDS

800MHz的LVDS

LVPECL 1.5GHz的

图1. CDCE18005应用实例

(1)

(2)

1

12千赫至20兆赫的集成带宽。

最大输出频率取决于输出格式

选

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

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设备信息

包

该CDCE18005封装在一个48引脚塑料四方扁平封装并带有用于增强底部散热垫

散热。德州仪器（TI）封装标识为：

罗格列酮（ S- PQFP - N48 ）

36

25

37

24

顶视图

达不到规模

48

13

1

12

图2. 48引脚QFN封装外形

2

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SCAS863 - 2008年11月

引脚功能

针

名字

VCC_OUT

QFN

8, 11,

15, 18,

21, 26,

29, 32

5, 39,

42, 34,

35

47

1

44

36

PAD

22

25

TYPE

动力

3.3V电源的输出缓冲器

描述

VCC_CORE

动力

3.3V核心电压电路

VCC_IN_PRI

VCC_IN_SEC

VCC_IN_AUX

GND

GND

SPI_MISO

SPI_LE

A.电源3.3V参考输入缓冲电路和电源电压。

A.电源3.3V参考输入缓冲电路和电源电压。

A.电源3.3V晶振输入电路。

地

地

OD

I

接地（所有内部接地引脚连接到PAD）

地面上的散热片。看到布局的建议

在SPI模式下它是一个开漏输出，并将其作为主入从出作为串行

控制数据输出到CDCE18005 。

LVCMOS输入，控制锁存使能串行编程接口（ SPI ） ，具有滞后的

SPI模式。输入内部有一个150 kΩ的上拉电阻，如果悬空，则默认为

逻辑电平"1" 。

LVCMOS输入，串行控制时钟输入SPI总线接口，具有滞后性。该输入具有

内置150 kΩ的上拉电阻，如果悬空，则默认为逻辑电平"1" 。

LVCMOS输入，主出从入的串行控制数据输入到

CDCE18005

SPI总线

界面。输入内部有一个150 kΩ的上拉电阻，如果悬空，则默认为逻辑

水平"1" 。

拉高或悬空

拉高或悬空

低电平有效。省电模式可通过此引脚被激活。看

表13

了解更多详情。该

输入有，如果悬空，则默认为逻辑电平"1"内部150 kΩ的上拉电阻。

SPI_LE必须是高电平，以便POWER_DOWN信号的上升沿来加载EEPROM中。

低电平有效。同步模式下，可以通过此引脚被激活。看

表13

了解更多详情。该输入具有

内置150 kΩ的，如果上拉电阻悬空，则默认为逻辑电平“ 1 ” 。

辅助输入是单端输入，包括一个板上振荡器电路，使得晶体可

进行连接。

可通过SPI接口进行编程辅助输出LVCMOS电平被输出2驱动

或输出3 。

通用输入缓冲器（ LVPECL ， LVDS ， LVCMOS ）积极投入为主要参考时钟，

通用输入缓冲器（ LVPECL ， LVDS）的负输入端的主参考时钟。在箱子

LVCMOS信号接地此引脚。

通用输入缓冲器（ LVPECL ， LVDS ， LVCMOS ）积极投入为辅助参考

时钟，

通用输入缓冲器（ LVPECL ， LVDS ， ），负输入端为辅助参考时钟。在

案例LVCMOS信号接地此引脚。

模拟测试点使用了TI内部测试。下拉到GND通过一个1kΩ电阻。

这个引脚不使用

这个引脚不使用

类似物

电容内部的终止电压。连接到一个1μF的电容（ Y5V ）

这个引脚不使用

这个引脚不使用

这个引脚不使用

O

的主要成果

CDCE18005

是用户可定义的和可高达5的任一组合

LVPECL输出，5个LVDS输出或10个LVCMOS输出。该输出是通过可选择的

SPI接口。上电时设置EEPROM配置。

SPI_CLK

SPI_MOSI

24

23

I

I

TEST_MODE

TEST_MODE2

掉电

33

31

12

I

I

I

SYNC

AUX IN

AUX出

PRI REF +

PRI REF-

SEC REF +

SEC REF-

TESTOUTA

NC

NC

VBB

NC

NC

NC

U0P ： U0N

U1P ： U1N ：

U2P ： U2N

U3P ： U3N

U4P ： U4N

14

43

13

45

46

3

2

30

4

38

48

40

41

37

27, 28

19, 20

16,17

9, 10

6, 7

I

I

O

I

I

I

I

类似物

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功能说明

PRI_IN

产量

分频器0

SEC_IN

U0P

U0N

XTAL /

AUX_IN

产量

分频器1

U1P

U1N

产量

2分

U2P

U2N

产量

3分

U3P

U3N

产量

4分

/ POWER_DOWN

/ SYNC

接口

＆放大器;

控制

EEPROM

U4P

U4N

SPI_LE

SPI_CLK

SPI_MISO

SPI_MOSI

AUX

OUT

图3. CDCE18005框图

该CDCE18005包括三个主要模块：接口和控制块，所述输入块和输出

块。为了确定哪些设置适用于输入/输出的任何特定组合

频率，这些块中的一个基本的了解是必要的。的接口和控制模块决定了

该CDCE18005的状态在上电时的基础上的内容

板上EEPROM 。除了对EEPROM ， SPI端口是可用的写配置CDCE18005

直接上电后设备寄存器。输入块缓冲器三个时钟信号，将它们转换为

差分信号，并驱动它们到一个内部时钟分配总线。输出模块提供了五个

独立的时钟通道是完全可编程和可配置的选择和条件四个内部1

时钟源

注意：

该数据表的这部分提供的功能的高层次描述

CDCE18005为了解其功能的目的。的完整描述

设备寄存器和I / O ，请参考设备配置部分。

4

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接口和控制模块

该CDCE18005是一个高度灵活的和可配置的体系结构，因此含有多个寄存器，以便

该用户可以指定设备的操作。九28位宽的寄存器中的静态RAM实现的内容

确定在所有时间的设备配置。该CDCE18005实现了SPI接口模式。 SPI接口

模式用于访问设备的RAM和EEPROM或者在正常操作期间（如主机系统

提供了一个原生的SPI接口）或设备配置（即器件编程）中。上电时的

EEPROM的内容得到了有效的设备开机检测后复制到寄存器中。 EEPROM允许

被锁定从而使设计师能够实现容错设计。

静态RAM （设备寄存器）

注册8

注册7

注册6

/ POWER_DOWN

/ SYNC

SPI_LE

SPI_CLK

SPI_MISO

SPI_MOSI

接口

＆放大器;

控制

注册5

注册4

寄存器3

注册2

注册1

寄存器0

设备

五金

EEPROM （默认配置）

注册7

注册6

注册5

注册4

寄存器3

注册2

注册1

寄存器0

图4. CDCE18005接口和控制模块

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