CD-700
基于锁相环完整的VCXO
特点
5× 7.5× 2毫米，最小的VCXO的PLL可用
输出频率为77.76 MHz的
5.0或3.3伏操作
三态输出
信号丢失报警
VCXO ，CMOS输出
0/70或-40/85
°C
温度范围
密封陶瓷SMD封装
产品符合RoHS指令
应用
频率转换
时钟平滑，时钟切换
LO
S
PHO OPN
(3)
(2)
OPOUT
(1)
VC
(16)
失去感到
(4)
NRZ时钟恢复
DSLAM ， ADM ， ATM ，聚合，光
交换/路由，基站
OUT1
(13)
DATAIN
(5)
CLKIN
(6)
VCXO
相
探测器
和LOS
OP -AMP
可选
2
n
分频器
低抖动PLL的
OUT2
(11)
描述
该VI CD - 700是用户可配置的晶
基于锁相环集成电路。它包括一个数字
鉴相器，运算放大器， VCXO和附加
集成功能用于在数字用
同步应用程序。环路滤波器软件
是可用的，以及SPICE模型电路
模拟。
RCLK RDATA
(9)
(10)
OPP
(15)
GND
(7)
VDD
(14)
成为HiZ
(12)
图1. CD - 700框图
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第14页1
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CD - 700 ，基于VCXO的PLL
性能特点
表1.电气性能
参数
输出频率（订货
选项）
OUT1 ， 5.0 V选项
OUT1 ， 3.3 V选项
电源电压
1
+5.0
+3.3
电源电流
输出逻辑电平
输出逻辑高电平
2
输出逻辑低电平
2
输出转换时间
上升时间
2
下降时间
2
输入逻辑电平
输出逻辑高电平
2
输出逻辑低电平
2
信号指示的损失
输出逻辑高电平
2
输出逻辑低电平
2
信号丢失标称频率
输出1
输出2
对称或占空比
3
出1
输出2
RCLK
绝对拉范围（订货
选项）
在工作温度，老化，
电源变化
符号
民
1.000
1.000
典型
最大
77.760
77.760
单位
兆赫
兆赫
V
V
mA
V
V
ns
ns
V
V
V
V
PPM
PPM
%
%
%
PPM
V
DD
4.5
2.97
I
DD
V
OH
V
OL
t
R
t
F
V
IH
V
IL
V
OH
V
OL
2.0
0.5
2.5
0.5
±75
±75
SYM1
SYM2
RCLK
APR
40/60
45/55
40/60
±50
±80
±100
0.5
0.3
积极
0.53
0.35
0/70或-40/85
I
VCXO
±1
弧度/ V
弧度/ V
°C
uA
2.5
0.5
5
5
5.0
3.3
5.5
3.63
63
对于APR测试条件（ + 5.0V选项）
对于APR测试条件（ + 3.3V选项）
增益传递
鉴相器增益
+ 5V选项
+ 3.3V选项
工作温度（订货
选项）
控制电压漏电流
V
C
V
C
4.5
3.0
V
V
1.一个0.01uF的和0.1uF的并联电容应尽量靠近引脚14是可能的（接地） 。
2.图2中定义了这些参数。图3示出根据该等效5栅极的TTL负载和操作条件
这些参数进行测试并指定。载荷大于15 pF的会产生不利影响的上升/下降时间以及对称性。
3.对称性被定义为（ ON时间/期限与VS = 1.4 V为5.0 V和3.3 V操作。
t
R
80
%
t
F
I
DD
14
V
DD
+
-
13
7
15pF
650
1.4V
20
%
.
1F
.01F
I
C
V
C
16
+
-
准时
期
1.8k
图2.输出波形
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图3. OUT1，OUT2 ， RCLK ， RDATA
测试条件为（25± 5℃）的
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CD - 700 ，基于VCXO的PLL
绝对最大额定值
超过绝对最大额定值的应力会永久损坏设备。实用
操作没有在这些暗示或在过量的条件的任何其它条件表示在
该数据表的操作部分。暴露在绝对最大额定值工作会
器件的可靠性产生不利影响。
表2.绝对最大额定值
参数
符号
电源
V
DD
储存温度
TSTORAGE
时钟和数据输入范围
CLKIN ， DATAIN
评级
7
-55/125
GND - 0.5 V
DD
+0.5
单位
VDC
°C
V
可靠性
在CD- 700能够满足以下资质测试。
表3.环保法规
参数
机械冲击
机械振动
可焊性
格罗斯和精细泄漏
耐溶剂性
条件
MIL -STD -883方法2002年
MIL -STD -883方法2007
MIL -STD -883方法2003
MIL -STD -883方法1014 ， 100％测试
MIL -STD -883方法2016年
操作注意事项
虽然ESD保护电路已经被设计到了CD - 700 ，适当的预防措施应
搬运和安装时考虑。六，采用人体模型（ HBM ）和带电器件
模型（ CDM）静电放电敏感性测试和外观设计保护的评价。静电放电阈值
取决于用于定义模型的电路参数。
表4.预测ESD额定值
模型
最低
人体模型
带电器件模型
1500 V
1000 V
条件
MIL -STD 883方法3015
JESD 22 - C101
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CD - 700 ，基于VCXO的PLL
操作CD -700的理论
相位检测器
相位检测器具有两个缓冲输入（ DATAIN和CLKIN ），其被设计为以切换
1.4伏。 DATAIN被设计成接受一个NRZ数据流，但也可以用于时钟信号
其具有50 ％的占空比。 CLKIN连接到OUT1或OUT2 ，或其中之一的分频
输出。 CLKIN和DATAIN和由ESD二极管的保护，应不超过电源
电压或接地超过几百毫伏。
相位检测器基本上是一个锁存触发器/异或门/差分放大器的滤波器设计，以
产生的直流信号正比于CLKIN和DATAIN信号之间的相位（参见图4为
的方框图和图5为一开环传递曲线） 。这将简化的PLL设计为
设计者不必过滤窄脉冲信号的DC电平。在锁定状态上升
CLKIN的边缘将在DATAIN信号的中间为中心（见图6） 。
鉴相器增益为其它5伏特操作和0.35V / RAD X数据密度0.53V / RAD X数据密度
3.3伏操作。数据密度等于1.0的时钟信号，并且依赖于系统上的编码和
设计对NRZ信号，但是0.25可以作为一个起点，数据密度。
相位检测器的输出是对DATAIN DC信号频率高于1MHz的，但产生
当输入小于200 kHz的显著波动。额外的滤波要求较低的输入
频率的应用中，例如8kHz的（参见图8和图9作为例子） 。
下闭环条件有源滤波器具有阻断电容器，它提供了非常高的直流
增益，所以正常的锁定条件和输入频率下>1兆赫， PHO将有约V
DD
/ 2和意志
随着输入频率（锁定范围内）不显著变化。控制电压（引脚16）将
根据输入频率偏移而变化，但PHO将保持相对恒定。
DATA IN
（引脚5 ）
D
CLOCK IN
（引脚6 ）
Q
1
30 k
20 k
D
Q
2
PHO
（引脚3 ）
GAIN = V
DD
/ 2π
增益=三分之二
图4.简化的鉴相器框图
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CD - 700 ，基于VCXO的PLL
V
DD
π
V
d
V
DD
/2
0
+π
相对的
相位（ θ
e
)
0V
增益斜率= V
DD
/ 2π
图5.开环鉴相器传输曲线
恢复的时钟，数据校准输出
在CD- 700被设计为从NRZ数据信号中恢复嵌入的时钟和一个数据重新定时它
格局。在本申请中， VCXO的频率是完全一样的频率作为NRZ数据速率和
输出被带下引脚9 （ RCLK ）和引脚10 （ RDATA ） 。根据锁定的情况下，落下的边缘
RCLK集中在RDATA格局。此外，还有DATAIN和之间的1.5个时钟周期的延迟
RDATA 。图6示出了DATAIN ， CLKIN ， RDATA和RCLK之间的关系。
DATA IN
DATAIN
CLOCK IN
CLKIN
数据恢复
RDATA
恢复时钟
RCLK
Data1
为NRZ数据图6.时钟和数据时序关系
其他的RZ编码方案如曼彻斯特或AMI可以通过使用CD- 700在被accomodated
波特率的两倍。
信号， LOS和失去感到损失
在LOS电路提供输出报警标志时DATAIN输入信号丢失。 LOS输出为
常为逻辑低和设定一个逻辑后CLKIN的256个连续的时钟周期，没有高
检测DATAIN转变。这个信号可用于任一标志外部报警电路和/或驱动
CD - 700的失去感到投入。当失去感到被设定为逻辑高时， VCXO的控制电压（引脚16 ）被切换
一个内部电压，该电压设置OUT1和OUT2到中心频率+/- 75ppm 。此外，自动LOS
关闭所述运算放大器的反馈，这意味着该运算放大器是一个单位增益缓冲器而会产生一个直流电压
等于+运算放大器的电压（引脚15） ，通常是V
DD
/2.
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基于锁相环完整的VCXO
特点
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输出频率为77.76 MHz的
5.0或3.3伏操作
三态输出
信号丢失报警
VCXO ，CMOS输出
0/70或-40/85
°C
温度范围
密封陶瓷SMD封装
产品符合RoHS指令
应用
频率转换
时钟平滑，时钟切换
LO
S
PHO OPN
(3)
(2)
OPOUT
(1)
VC
(16)
失去感到
(4)
NRZ时钟恢复
DSLAM ， ADM ， ATM ，聚合，光
交换/路由，基站
OUT1
(13)
DATAIN
(5)
CLKIN
(6)
VCXO
相
探测器
和LOS
OP -AMP
可选
2
n
分频器
低抖动PLL的
OUT2
(11)
描述
该VI CD - 700是用户可配置的晶
基于锁相环集成电路。它包括一个数字
鉴相器，运算放大器， VCXO和附加
集成功能用于在数字用
同步应用程序。环路滤波器软件
是可用的，以及SPICE模型电路
模拟。
RCLK RDATA
(9)
(10)
OPP
(15)
GND
(7)
VDD
(14)
成为HiZ
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图1. CD - 700框图
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性能特点
表1.电气性能
参数
输出频率（订货
选项）
OUT1 ， 5.0 V选项
OUT1 ， 3.3 V选项
电源电压
1
+5.0
+3.3
电源电流
输出逻辑电平
输出逻辑高电平
2
输出逻辑低电平
2
输出转换时间
上升时间
2
下降时间
2
输入逻辑电平
输出逻辑高电平
2
输出逻辑低电平
2
信号指示的损失
输出逻辑高电平
2
输出逻辑低电平
2
信号丢失标称频率
输出1
输出2
对称或占空比
3
出1
输出2
RCLK
绝对拉范围（订货
选项）
在工作温度，老化，
电源变化
符号
民
1.000
1.000
典型
最大
77.760
77.760
单位
兆赫
兆赫
V
V
mA
V
V
ns
ns
V
V
V
V
PPM
PPM
%
%
%
PPM
V
DD
4.5
2.97
I
DD
V
OH
V
OL
t
R
t
F
V
IH
V
IL
V
OH
V
OL
2.0
0.5
2.5
0.5
±75
±75
SYM1
SYM2
RCLK
APR
40/60
45/55
40/60
±50
±80
±100
0.5
0.3
积极
0.53
0.35
0/70或-40/85
I
VCXO
±1
弧度/ V
弧度/ V
°C
uA
2.5
0.5
5
5
5.0
3.3
5.5
3.63
63
对于APR测试条件（ + 5.0V选项）
对于APR测试条件（ + 3.3V选项）
增益传递
鉴相器增益
+ 5V选项
+ 3.3V选项
工作温度（订货
选项）
控制电压漏电流
V
C
V
C
4.5
3.0
V
V
1.一个0.01uF的和0.1uF的并联电容应尽量靠近引脚14是可能的（接地） 。
2.图2中定义了这些参数。图3示出根据该等效5栅极的TTL负载和操作条件
这些参数进行测试并指定。载荷大于15 pF的会产生不利影响的上升/下降时间以及对称性。
3.对称性被定义为（ ON时间/期限与VS = 1.4 V为5.0 V和3.3 V操作。
t
R
80
%
t
F
I
DD
14
V
DD
+
-
13
7
15pF
650
1.4V
20
%
.
1F
.01F
I
C
V
C
16
+
-
准时
期
1.8k
图2.输出波形
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测试条件为（25± 5℃）的
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绝对最大额定值
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该数据表的操作部分。暴露在绝对最大额定值工作会
器件的可靠性产生不利影响。
表2.绝对最大额定值
参数
符号
电源
V
DD
储存温度
TSTORAGE
时钟和数据输入范围
CLKIN ， DATAIN
评级
7
-55/125
GND - 0.5 V
DD
+0.5
单位
VDC
°C
V
可靠性
在CD- 700能够满足以下资质测试。
表3.环保法规
参数
机械冲击
机械振动
可焊性
格罗斯和精细泄漏
耐溶剂性
条件
MIL -STD -883方法2002年
MIL -STD -883方法2007
MIL -STD -883方法2003
MIL -STD -883方法1014 ， 100％测试
MIL -STD -883方法2016年
操作注意事项
虽然ESD保护电路已经被设计到了CD - 700 ，适当的预防措施应
搬运和安装时考虑。六，采用人体模型（ HBM ）和带电器件
模型（ CDM）静电放电敏感性测试和外观设计保护的评价。静电放电阈值
取决于用于定义模型的电路参数。
表4.预测ESD额定值
模型
最低
人体模型
带电器件模型
1500 V
1000 V
条件
MIL -STD 883方法3015
JESD 22 - C101
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相位检测器
相位检测器具有两个缓冲输入（ DATAIN和CLKIN ），其被设计为以切换
1.4伏。 DATAIN被设计成接受一个NRZ数据流，但也可以用于时钟信号
其具有50 ％的占空比。 CLKIN连接到OUT1或OUT2 ，或其中之一的分频
输出。 CLKIN和DATAIN和由ESD二极管的保护，应不超过电源
电压或接地超过几百毫伏。
相位检测器基本上是一个锁存触发器/异或门/差分放大器的滤波器设计，以
产生的直流信号正比于CLKIN和DATAIN信号之间的相位（参见图4为
的方框图和图5为一开环传递曲线） 。这将简化的PLL设计为
设计者不必过滤窄脉冲信号的DC电平。在锁定状态上升
CLKIN的边缘将在DATAIN信号的中间为中心（见图6） 。
鉴相器增益为其它5伏特操作和0.35V / RAD X数据密度0.53V / RAD X数据密度
3.3伏操作。数据密度等于1.0的时钟信号，并且依赖于系统上的编码和
设计对NRZ信号，但是0.25可以作为一个起点，数据密度。
相位检测器的输出是对DATAIN DC信号频率高于1MHz的，但产生
当输入小于200 kHz的显著波动。额外的滤波要求较低的输入
频率的应用中，例如8kHz的（参见图8和图9作为例子） 。
下闭环条件有源滤波器具有阻断电容器，它提供了非常高的直流
增益，所以正常的锁定条件和输入频率下>1兆赫， PHO将有约V
DD
/ 2和意志
随着输入频率（锁定范围内）不显著变化。控制电压（引脚16）将
根据输入频率偏移而变化，但PHO将保持相对恒定。
DATA IN
（引脚5 ）
D
CLOCK IN
（引脚6 ）
Q
1
30 k
20 k
D
Q
2
PHO
（引脚3 ）
GAIN = V
DD
/ 2π
增益=三分之二
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V
DD
π
V
d
V
DD
/2
0
+π
相对的
相位（ θ
e
)
0V
增益斜率= V
DD
/ 2π
图5.开环鉴相器传输曲线
恢复的时钟，数据校准输出
在CD- 700被设计为从NRZ数据信号中恢复嵌入的时钟和一个数据重新定时它
格局。在本申请中， VCXO的频率是完全一样的频率作为NRZ数据速率和
输出被带下引脚9 （ RCLK ）和引脚10 （ RDATA ） 。根据锁定的情况下，落下的边缘
RCLK集中在RDATA格局。此外，还有DATAIN和之间的1.5个时钟周期的延迟
RDATA 。图6示出了DATAIN ， CLKIN ， RDATA和RCLK之间的关系。
DATA IN
DATAIN
CLOCK IN
CLKIN
数据恢复
RDATA
恢复时钟
RCLK
Data1
为NRZ数据图6.时钟和数据时序关系
其他的RZ编码方案如曼彻斯特或AMI可以通过使用CD- 700在被accomodated
波特率的两倍。
信号， LOS和失去感到损失
在LOS电路提供输出报警标志时DATAIN输入信号丢失。 LOS输出为
常为逻辑低和设定一个逻辑后CLKIN的256个连续的时钟周期，没有高
检测DATAIN转变。这个信号可用于任一标志外部报警电路和/或驱动
CD - 700的失去感到投入。当失去感到被设定为逻辑高时， VCXO的控制电压（引脚16 ）被切换
一个内部电压，该电压设置OUT1和OUT2到中心频率+/- 75ppm 。此外，自动LOS
关闭所述运算放大器的反馈，这意味着该运算放大器是一个单位增益缓冲器而会产生一个直流电压
等于+运算放大器的电压（引脚15） ，通常是V
DD
/2.
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