CAT24C01/02/04/08/16
特点
■
支持标准和快速I
2
C协议
■
1.8 V至5.5 V电源电压范围
■
16字节页写缓冲
■
硬件写保护整个内存
■
施密特触发器和噪声抑制滤波器
1 - KB ， 2 - KB， 4 KB ， 8 KB和16 KB的CMOS串行EEPROM
设备描述
该CAT24C01 / 02 /04/ 08/16为1 - KB， 2 - KB， 4 KB ，
8 KB和16 KB分别CMOS串行EEPROM
设备内部组织为8/16/32/64和128
分别对每16个字节的页面。所有设备都支持
两个标准（ 100千赫）以及快速（400 kHz）的
I
2
C协议。
数据被写入通过提供一个起始地址，然后
装载1至16连续字节为一个页写
缓冲液中，然后在写入所有数据到非易失性存储器
在一个内部写周期。数据是通过提供一个读
起始地址，然后移出数据，同时串行
自动递增内部地址计数。
外部地址引脚使其能够解决
多达八个CAT24C01或CAT24C02 ， 4 CAT24C04 ，
2 CAT24C08和在一个CAT24C16设备
同一总线上。
关于我
2
C总线输入（ SCL和SDA ） 。
■
低功耗CMOS技术
■
百万编程/擦除周期
■
百年数据保留
■
工业温度范围
■
符合RoHS标准的8引脚PDIP ， SOIC ， MSOP
和TSSOP ， 8 -垫TDFN和5引脚TSOT -23
包。
有关订购信息，请参见第16页。
引脚配置
PDIP （ L）
SOIC （W）的
TSSOP （ Y）
MSOP （ Z）
TDFN （ VP2 ）
CAT24C16 / 08 /04/ 2月1日
NC / NC / NC / A0 / A0
NC / NC / A1 / A1 / A1
NC / A2 / A2 / A2 / A2
VSS
1
2
3
4
8
7
6
5
VCC
WP
SCL
SDA
功能符号
VCC
TSOT -23 （ TD ）
SCL
VSS
SDA
1
2
3
4
VCC
5
WP
SCL
A2, A1, A0
WP
CAT24Cxx
SDA
对于引脚1的位置，请咨询相应的包图。
引脚功能
A
0
, A
1
, A
2
SDA
SCL
WP
V
CC
V
SS
NC
器件地址输入
串行数据输入/输出
串行时钟输入
写保护输入
电源
地
无连接
*催化剂承载我
2
在从飞利浦公司授权C协议。
VSS
2006 Catalyst半导体公司
特性如有变更，恕不另行通知
1
文档。 1115号，版本C
CAT24C01/02/04/08/16
绝对最大额定值
(1)
储存温度
电压的任何引脚对地
(2)
可靠性的特点
(3)
符号
N
END(4)
T
DR
参数
耐力
数据保留
民
1,000,000
100
单位
编程/擦除周期
岁月
-65 ° C至+ 150°C
-0.5 V至6.5 V
直流工作特性
V
CC
= 1.8 V至5.5 V ，T
A
= -40 ° C至85°C ，除非另有规定ED 。
符号
I
CCR
I
CCW
I
SB
I
L
V
IL
V
IH
V
OL1
V
OL2
参数
读电流
写入电流
待机电流
I / O引脚漏
输入低电压
输入高电压
输出低电压
输出低电压
V
CC
≥
2.5 V，I
OL
= 3.0毫安
V
CC
< 2.5 V，I
OL
= 1.0毫安
测试条件
阅读中，f
SCL
= 400千赫
写，女
SCL
= 400千赫
所有的I / O引脚的GND或V
CC
在脚GND或V
CC
-0.5
民
最大
1
1
1
1
V
CC
x 0.3
单位
mA
mA
μA
μA
V
V
V
V
V
CC
×0.7 V
CC
+ 0.5
0.4
0.2
PIN阻抗特性
V
CC
= 1.8 V至5.5 V ，T
A
= -40 ° C至85°C ，除非另有规定ED 。
符号
C
IN(3)
C
IN(3)
I
WP(5)
参数
SDA I / O引脚电容
输入电容（其他引脚）
WP输入电流
条件
V
IN
= 0 V
V
IN
= 0 V
V
IN
＆ LT ; V
IH ，
V
CC
= 5.5 V
V
IN
＆ LT ; V
IH ，
V
CC
= 3.3 V
V
IN
＆ LT ; V
IH ，
V
CC
= 1.8 V
V
IN
＆ GT ; V
IH
注意：
（ 1 ）强调上述“绝对最大额定值”，可能对器件造成永久性损坏。这些压力额定值
只和功能在这些或那些在此试样的操作部分中列出的以外的任何其他条件的装置的操作
科幻阳离子是不是暗示。暴露于任何绝对最大额定值长时间会影响器件的性能和可靠性。
（ 2 ）在任何引脚的直流输入电压不应低于V低于-0.5 V或更高
CC
+ 0.5V的转换过程中，在任何引脚上的电压可能会
下冲，以不低于-1.5伏或过冲，以不高于V更
CC
+ 1.5伏，对于小于20毫微秒周期。
（ 3 ）这些参数，并初步设计或过程的变化影响，根据相应的AEC -Q100标准的参数进行测试后，
和JEDEC测试方法。
（4）页模式，V
CC
= 5 V ，25°C
（ 5 ）如果没有驱动， WP引脚被拉低到GND内部。为了提高抗噪声能力，内部上拉下来是比较强的;
因此，在外部驱动器必须能够提供下拉试图驱动输入高电平时的电流。为了节省电能，
随着输入电平超过了CMOS输入缓冲器的跳闸点（ 0.5× V
CC
） ，强下拉恢复到一个微弱的电流源。
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最大
8
6
200
150
100
1
单位
pF
pF
μA
文档。 1115号，版本C
2
CAT24C01/02/04/08/16
交流特性
(1)
V
CC
= 1.8 V至5.5 V ，T
A
= -40 ° C至85°C 。
标准
符号
F
SCL
t
高清： STA
t
低
t
高
t
SU ： STA
t
高清： DAT
t
苏： DAT
t
R
t
F(2)
t
苏： STO
t
BUF
t
AA
t
DH
T
i(2)
t
苏： WP
t
高清： WP
t
WR
t
聚氨酯（2， 3）
注意：
（1）根据“交流测试条件测试条件“表中。
（ 2 ）测试，并初步设计或过程的变化会影响这个参数后。
(3) t
PU
是时间V之间的延迟
CC
稳定，设备已准备好接受命令。
快
民
0.6
1.3
0.6
0.6
0
100
最大
400
单位
千赫
μs
μs
μs
μs
μs
ns
300
300
0.6
1.3
ns
ns
μs
μs
0.9
100
100
0
2.5
μs
ns
ns
μs
μs
5
1
ms
ms
参数
时钟频率
START条件保持时间
SCL时钟的低电平时间
高周期SCL时钟
启动条件建立时间
数据保持时间
数据建立时间
SDA和SCL上升时间
SDA和SCL下降时间
停止条件的建立时间
停止和启动之间的总线空闲时间
SCL低到数据输出有效
数据输出保持时间
脉冲噪音过滤在SCL和SDA输入
WP建立时间
WP保持时间
写周期时间
上电就绪模式
民
4
4.7
4
4.7
0
250
最大
100
1000
300
4
4.7
3.5
100
100
0
2.5
5
1
交流测试条件
输入电平
输入上升和下降时间
输入参考电平
输出参考电平
输出负载
0.2× V
CC
以0.8× V
CC
≤
50纳秒
0.3× V
CC
， 0.7× V
CC
0.5× V
CC
电流源：我
OL
= 3 MA（ V
CC
≥
2.5 V ） ;我
OL
= 1 MA（ V
CC
< 2.5V） ;
L
= 100 pF的
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3
文档编号1115 ，版本C
CAT24C01/02/04/08/16
上电复位（ POR ）
每个CAT24Cxx *集成了上电复位（ POR ）
电路，它保护内部逻辑反
在错误的状态下开机。
一个CAT24Cxx装置将启动进入待机模式
经过V
CC
超过POR触发水平和意志力
成复位模式时， V
CC
降到低于POR
触发电平。这种双向电复位功能保护
反对“欠压”故障下一个设备
动力暂时消失。
*为了共同的特点，该CAT24C01 / 02 /04/ 08/16将refered
为CAT24Cxx
I
2
C总线协议
在我
2
C总线由两个'线'， SCL和SDA 。该
两根线被连接到V
CC
通过拉电源
电阻器。 Master和Slave设备连接到2-
通过各自的SCL和SDA引脚线总线。该
发射装置把SDA线'发射'
一个“0” ，并释放它到'发送'一个'1'。
当公交车是不是数据传输，可以只启动
忙（见交流特性） 。
在数据传输期间， SDA线必须保持稳定
而SCL线为高电平。 SDA的过渡，而
SCL为高电平时，将被视为START或STOP
状态（图1） 。 START条件之前所有
命令。它由高向低过渡
SDA ，SCL为高电平。在START充当“唤醒”
打电话给所有的接收器。不存在一个起始，一个从不会
响应命令。停止条件完成
所有命令。它由低到高的转变
在SDA ，SCL为高电平。
设备寻址
法师通过创建一个启动启动数据传输
条件的总线上。然后，主播放器
8位串行从机地址。对于正常的读/写操作
中，请在连接第一个4位的从机地址的网络连接在固定的
1010 （AH ） 。接下来的3比特用作可编程
级联多个器件和/或如当地址位
内部地址位。从机地址的最后一位，
R / W ，特定连接的ES是否读（ 1 ）或写（ 0 ）操作
要被执行的。 3个地址空间扩展位
被分配，如图2，一种
2
, A
1
AND A
0
必须的外部地址引脚的状态相匹配，并且
a
10
, a
9
AND A
8
是内部地址位。
应答
处理从站地址后，从机响应
有一个确认（ ACK）通过拉低SDA
9时线
th
时钟周期（图3） 。从机将
也承认地址字节，每一个数据字节
呈现在写模式。在阅读模式下的奴隶转变
出一个数据字节，然后在释放SDA线
9
th
时钟周期。只要法师承认
数据，从机将继续发射。主
通过不承认，最后终止会话
数据字节（诺亚克），并通过发出一个停止条件。
总线时序图示于图4 。
引脚说明
SCL ：
串行时钟输入引脚接受串行时钟
由主机产生。
SDA ：
串行数据I / O引脚接收输入数据和
发送存储在EEPROM中的数据。在发射模式下，这
管脚为漏极开路。被收购的上升沿数据，
并发表在SCL的下降沿。
A0，A1和A2：
地址输入设置设备AD-
级联多个器件时穿着。如果没有驱动，
这些引脚内部拉低。
WP ：
写保护输入引脚禁止所有的写操作
系统蒸发散，当拉高。如果没有驱动，该引脚为
拉低内部。
功能说明
该CAT24Cxx支持内部集成电路（I
2
C)
总线数据传输协议，该协议去连接的网元设备
将数据发送到总线上的一个发送器和一个设备
接收数据作为接收器。数据溢流被控制
一个主设备，其产生串行时钟和
所有的起始和停止条件。该CAT24Cxx行为
作为从设备。 Master和Slave作为候补要么
发送器或接收器。
文档。 1115号，版本C
4
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