【特点EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 52】,IC型号AT17LV010A-10QI,AT17LV010A-10QI PDF资料,AT17LV010A-10QI经销商,ic,电子元器件-51电子网

特点

EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1和

2097152 ×1位的串行存储器用来存储配置方案

Altera公司

FLEX

与APEX

的FPGA （设备选型指南包括）

可作为一个3.3V （ ±10％）和5.0V （±5％的商业， ± 10％，工业级）版

在系统可编程（ ISP ）通过2线总线

简单的界面， SRAM的FPGA

兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX ， APEX

设备， ORCA

的FPGA ，赛灵思

XC3000 ， XC4000 ， XC5200 ，斯巴达

，的Virtex

FPGA中，

摩托罗拉MPA1000的FPGA

级联读回以支持额外配置或者高密度阵列

非常低功耗CMOS EEPROM工艺

可编程复位极性

提供8引脚PDIP ， 20引脚PLCC和32引脚的TQFP封装（引脚兼容

整个产品系列）

Atmel的AT24CXXX串行EEPROM仿真

低功耗待机模式

高可靠性

- 耐力：100,000写周期

- 数据保存： 90年的工业零部件（ 85 ° C）和190年的

商用部分（ 70° C）

绿色（无铅/无卤化物/ RoHS标准）可封装选项

FPGA

CON组fi guration

EEPROM

内存

AT17LV65A

AT17LV128A

AT17LV256A

AT17LV512A

AT17LV010A

AT17LV002A

3.3V和5V

系统支持

1.描述

该AT17A系列FPGA配置的EEPROM （配置器）提供一个易于

易用，高性价比的配置存储器的现场可编程门阵列。该

AT17A系列器件采用8引脚PDIP

(1)

， 20引脚PLCC和32引脚

TQFP ，看

表1-1 。

该AT17A系列配置使用一个简单的串行连接亲

cedure配置一个或多个FPGA器件。用户可以选择的极性

通过编程4 EEPROM bytes.These器件复位功能还支持

在它的编程模式写保护机制。

注意：

1. 8引脚LAP ， PDIP和SOIC封装的AT17LV65A / 128A / 256A不

有一个标签。然而， 8引脚封装的引脚与8引脚兼容

包的Altera的EEPROM，单指AT17LV65 / 128 /五百一十二分之二百五十六/ 010 / 002 / 040

数据表可从爱特梅尔网站获取更多信息。

该AT17A系列配置器可与工业标准编程编程

聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。

表1-1 。

AT17A系列套餐

AT17LV65A/

AT17LV128A/

AT17LV256A

是的

–

包

8-lead

PDIP

20-lead

PLCC

32-lead

TQFP

AT17LV512A

是的

–

AT17LV010A

是的

AT17LV002A

–

是的

2322G–CNFG–03/06

2.引脚配置

图2-1 。

8引脚PDIP

数据

DCLK

(1)

（ WP ） RESET / OE

NCS

VCC

SER_EN

（A2）的nCASC

(4)

GND

图2-2 。

20引脚PLCC

数据

VCC

NCS

GND

（A2）的nCASC

(4)

DCLK

(2)

WP1

(1)

（ WP ） RESET / OE

SER_EN

（ READY

(2)

)

图2-3 。

32引脚TQFP

数据

VCC

DCLK

(3)

（ WP1 ） NC

RESET / OE

SER_EN

准备

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3.此引脚仅适用于AT17LV010A / 002A设备。

4. nCASC功能不可用的AT17LV65A设备上。

AT17LV65A/128A/256A/512A/002A

2322G–CNFG–03/06

NCS

GND

（A2）的nCASC

AT17LV65A/128A/256A/512A/002A

图2-4 。

框图

SER_EN

WP1

(2)

振荡器

CONTROLL

振荡器

(3)

电源

RESET

DCLK

准备

(2)

RESET / OE

(1)

（ WP ）

NCS

nCASC

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3. nCASC功能不可用的AT17LV65A设备上。

2322G–CNFG–03/06

3.设备描述

该配置EEPROM的控制信号（ NCS ， RESET / OE和DCLK ）接口

直接与FPGA的装置控制信号。所有的FPGA器件可以控制整个的配置

化处理和检索配置EEPROM数据而不需要外部

控制器。

配置EEPROM的RESET / OE和NCS引脚控制的三态缓冲器的数据

输出引脚，使地址计数器和振荡器。当RESET / OE是低电平，

配置EEPROM重置其地址计数器和三态其DATA引脚。 NCS的销

还控制AT17A系列配置器的输出。如果NCS是后举行高

RESET / OE脉冲时，计数器被禁止，数据输出引脚为三态。当NCS是

从动随后低时，计数器和数据输出引脚被启用。当RESET / OE

再次变低时，地址计数器复位和数据输出引脚为三态，顾及─

少了NCS的状态。

当配置赶出所有的数据和nCASC被驱动为低电平时，器件三

声明DATA引脚，以避免争用其他配置器。在上电时，地址

计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET低和OE高，

本文将描述RESET / OE 。

4.引脚说明

AT17LV65A/

AT17LV128A/

AT17LV256A

名字

数据

DCLK

WP1

I / O

PLCC

–

准备

SER_EN

注意：

–

PDIP

–

AT17LV512A/

AT17LV010A

PLCC

TQFP

AT17LV002A

PLCC

TQFP

复位/

NCS

GND

nCASC

1. nCASC功能不可用的AT17LV65A设备上。

AT17LV65A/128A/256A/512A/002A

2322G–CNFG–03/06

AT17LV65A/128A/256A/512A/002A

4.1

数据

三态数据输出的配置。集电极开路双向引脚进行编程。

4.2

DCLK

时钟输出和时钟输入。在DCLK的上升沿递增内部地址计数器

呈现数据的下位的数据引脚。该计数器仅当RESET / OE

输入保持高时，网络控制系统的输入保持为低电平，所有的配置数据并没有被转移

到目标设备（否则，作为主设备，在DCLK引脚驱动低）。

4.3

WP1

写保护（ 1 ）。该引脚用于编程过程中保护内存部分，和

这是由于内部上拉下拉电阻默认情况下禁用。这种输入管脚的FPGA中，不使用

装车作业。该引脚仅适用于AT17LV512A / 010A / 002A的设备。

4.4

RESET / OE

输出使能（高电平有效）和复位（低电平有效），当SER_EN为高。低逻辑电平

复位地址计数器。高逻辑电平（与NCS低）实现了数据，并允许

地址计数器计数。在该模式下，如果该引脚为低电平（复位），内部振荡器的变

不活跃和DCLK驱动低。该输入的逻辑极性是可编程的，并且必须是亲

编程高电平有效的用户编程的Altera期间（RESET低电平有效）

应用程序。

4.5

写保护（WP ）输入（ NCS时为低）编程只（ SER_EN低）时。当

WP为低，整个存储器可被写入。当WP启用（高），最低块

存储器不能被写入。该引脚仅适用于AT17LV65A / 128A / 256A的设备。

4.6

NCS

片选输入端（低电平有效）。低输入（与OE高）允许DCLK递增

地址计数器，使数据来驱动的。如果AT17A系列复位与NCS低时，

设备初始化的第一个（主）设备以菊花链。如果AT17A系列复位

与NCS高，设备初始化为链中的后续AT17A系列设备。

4.7

GND

接地引脚。 A 0.2 μF V的去耦电容

并建议GND 。

4.8

nCASC

选择级联输出（低电平有效）。该输出变低时，地址计数器具有

达到其最大值。在菊花链的AT17A系列设备，其中一个nCASC销

设备通常被连接到下一个器件的链中的NCS输入引脚，其允许

DCLK从随后的AT17A系列器件在主配置为时钟数据

链。此功能不可用AT17LV65A设备上。

4.9

设备的选择输入， A2 。这是用于使能（或选择），在编程期间，该装置

（即，当SER_EN是低）。 A2有一个内部下拉电阻。

2322G–CNFG–03/06

特点

EE可编程65,536 X 1 ， 131,072 X 1 ， 262,144 X 1 ， 524,288 X 1 ， X 1,048,576 1和

2097152 ×1位的串行存储器用来存储配置方案的Altera

FLEX

与APEX的FPGA （设备选型指南包括）

可作为3.3V （ -10 ％）至5.0V （ + 10 ％）版本

在系统可编程（ ISP ）通过2线总线

简单的界面， SRAM的FPGA

兼容Atmel公司AT6000 ， AT40K和AT94K器件， Altera的FLEX

， APEX

设备，朗讯ORCA

的FPGA ，赛灵思XC3000

， XC4000

， XC5200

，斯巴达

，的Virtex

FPGA中，摩托罗拉MPA1000的FPGA

级联读回以支持额外配置或者高密度阵列

非常低功耗CMOS EEPROM工艺

可编程复位极性

提供8引脚PDIP ， 20引脚PLCC和32引脚的TQFP封装（引脚兼容

整个产品系列）

Atmel的AT24CXXX串行EEPROM仿真

低功耗待机模式

高可靠性

- 耐力：100,000写周期

- 数据保存： 90年的工业零部件（ 85 ° C）和190年的

商用部分（ 70° C）

FPGA

CON组fi guration

EEPROM

内存

AT17LV65A

AT17LV128A

AT17LV256A

AT17LV512A

AT17LV010A

AT17LV002A

3.3V至5V

系统支持

描述

该AT17A系列FPGA配置的EEPROM （配置器）提供一个易于

易用，高性价比的配置存储器的现场可编程门阵列。该

AT17A系列器件采用8引脚PDIP

(1)

， 20引脚PLCC和32引脚

TQFP ，见表1。 AT17A系列配置使用一个简单的串行连接proce-

杜热来配置一个或多个FPGA器件。用户可以选择的极性

通过编程4字节的EEPROM复位功能。这些器件还支持

在它的编程模式写保护机制。

注意：

1. 8引脚LAP和SOIC封装的AT17LV65A / 128A / 256A不具有

一个标签。然而， 8引脚封装的引脚与8引脚封装兼容

Altera的EEPROM，单指AT17LV65 / 128 / 512分之256 / 010 / 002 / 040数据表

可从爱特梅尔网站获取更多信息。

该AT17A系列配置器可与工业标准编程编程

聚体， Atmel的ATDH2200E编程工具包或Atmel的ATDH2225 ISP电缆。

表1中。

AT17A系列套餐

AT17LV65A/

AT17LV128A/

AT17LV256A

是的

–

包

8-lead

PDIP

20-lead

PLCC

32-lead

TQFP

44-lead

PLCC

AT17LV512A

是的

–

AT17LV010A

是的

–

AT17LV002A

–

是的

–

牧师2322C - CNFG - 6月2日

引脚配置

8引脚PDIP

数据

DCLK

(1)

（ WP ） RESET / OE

NCS

VCC

SER_EN

（A2）的nCASC

GND

20引脚PLCC

数据

VCC

NCS

GND

（A2）的nCASC

DCLK

WP1

(2)

(1)

（WP）的NC

RESET / OE

SER_EN

NC （ READY

(2)

)

32引脚TQFP

数据

VCC

DCLK

(3)

（ WP1 ） NC

RESET / OE

SER_EN

准备

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

3.此引脚仅适用于AT17LV010A / 002A设备。

AT17LV65A/128A/256A/512A/002A

2322C–CNFG–06/02

NCS

GND

（A2）的nCASC

AT17LV65A/128A/256A/512A/002A

框图

SER_EN

WP1

(2)

振荡器

CONTROLL

振荡器

(3)

电源

RESET

DCLK

准备

(2)

RESET / OE

(1)

（ WP ）

NCS

nCASC

注意事项：

1.此引脚仅适用于AT17LV65A / 128A / 256A设备。

2.该引脚仅适用于AT17LV512A / 010A / 002A的设备。

2322C–CNFG–06/02

设备描述

该配置EEPROM的控制信号（ NCS ， RESET / OE和DCLK ）接口

直接面对与FPGA器件的控制信号。所有的FPGA器件可以控制

整个配置过程和检索配置EEPROM数据，而不

需要一个外部控制器。

配置EEPROM的RESET / OE和NCS引脚控制的三态缓冲器

的数据输出引脚，使地址计数器和振荡器。当

RESET / OE是低电平，配置EEPROM重置其地址计数器和三

指出其数据引脚。 NCS的脚也控制AT17A系列的配置的输出

器。如果NCS是复位/ OE脉冲后举行高时，计数器被禁止， DATA

输出引脚为三态。当NCS是驱动随后低，计数器和

数据输出引脚被启用。当RESET / OE再次变低，地址

计数器被复位，数据输出引脚是不管网络控制系统的状态的三态。

当配置赶出所有的数据和nCASC被驱动为低电平时，器件

三态DATA引脚，以避免争用其他配置器。上电时，该

地址计数器会自动复位。

这是默认设置为设备。因为几乎所有的FPGA使用RESET和低

OE高，本文将介绍RESET / OE 。

AT17LV65A/128A/256A/512A/002A

2322C–CNFG–06/02

AT17LV65A/128A/256A/512A/002A

引脚说明

AT17LV65A/

AT17LV128A/

AT17LV256A

名字

数据

DCLK

WP1

RESET / OE

NCS

GND

nCASC

准备

SER_EN

–

I / O

–

PLCC

–

PDIP

–

AT17LV512A/

AT17LV010A

PLCC

TQFP

AT17LV002A

PLCC

TQFP

数据

DCLK

三态数据输出的配置。集电极开路双向引脚

编程。

时钟输出和时钟输入。在DCLK的上升沿递增的内部地址

计数器和呈现数据的下位的数据引脚。的计数器递增

只有当RESET / OE输入保持高时，网络控制系统的输入保持为低电平，所有的配置

数据还没有被传输到目标设备（否则，作为主设备，所述

DCLK引脚驱动低）。

写保护（ 1 ）。该引脚用于保护内存部分编程过程中

明，它是由于内部上拉下拉电阻默认情况下禁用。该输入引脚不

在FPGA装车作业使用。该引脚仅适用于

AT17LV512A / 010A / 002A的设备。

输出使能（高电平有效）和RESET （低电平）时， SER_EN为高。一种低

逻辑电平复位地址计数器。高逻辑电平（与NCS低），使数据

并允许地址计数器计数。在该模式下，如果该引脚为低电平（复位）时，

内部振荡器变为无效和DCLK驱动低。该输入的逻辑极性

是可编程的，必须设置高活跃的用户（RESET低电平有效）

在编程的Altera应用。

写保护（WP ）输入（ NCS时为低）编程只（ SER_EN低）时。

当WP为低，整个内存可写。当WP启用（高）时，

对前作的内存卡恩最低块OT被写入。这P的是唯一一句AVA ILA BLE 0：N

AT17LV65A / 128A / 256A的设备。

WP1

RESET / OE

2322C–CNFG–06/02