AS7C33128PFS32A
AS7C33128PFS36A
功能说明
该AS7C33128PFS32A和AS7C33128PFS36A是高性能的CMOS 4兆位同步静态随机存取存储器（SRAM）
设备组织为131072字× 32位或36位，并结合两阶段寄存器 - 寄存器流水线为最高频率上的任何给定的
技术。
定时对这些设备是与现有的Pentium兼容
同步缓存规格。这个体系结构适于ASIC和DSP
（ TMS320C6X ）和PowerPC
1
基于系统的计算，数据通信，仪器仪表，以及通信系统。
5.0 / 5.4 / 6.0 / 7.5 / 10 ns的时钟存取时间短的循环时间（T
CD
） 3.0 / 3.1 / 3.5 / 4.0 / 5.0纳秒启用200 ， 183 ， 166 ， 133和100 MHz的
总线频率。三芯片使能（ CE ）输入允许轻松扩展内存。被启动以两种方式之一突发工作：控制器
地址选通（ ADSC） ，或者处理器地址选通（ ADSP ） 。突发提前引脚（ ADV ）允许后续内部产生爆裂
地址。
读周期开始与ADSP （不论WE和ADSC的）使用新的外部地址读入片内地址寄存器
当ADSP采样为低电平时，芯片使取样积极的，与输出缓冲器使能OE 。在读操作的数据访问
由当前地址，由CLK的上升沿，在地址寄存器中的注册，被运送到所述数据输出寄存器和驱动上
输出引脚CLK的下一个上升沿。 ADV被忽略的时钟边沿采样ADSP断言，但被采样的所有后续
时钟边沿。地址是在内部增加了突发的下一个访问时， ADV采样为低电平，无一不地址选通脉冲高。
突发模式可选择与LBO输入。与LBO悬空或驱动高，突发操作使用奔腾
数序列。同
LBO低电平时，器件采用适用于PowerPC的线性计数序列
和许多其他应用。
写周期被禁用输出缓冲器， OE和主张写命令执行。全局写使能GWE写入所有32 /
36位不论个人BW的状态[ A：D ]投入。交替地，当GWE为高电平时，一个或多个字节可以被写入通过断言
BWE及相应的单个字节BWN信号（S ） 。
BWN被忽略的时钟边沿采样ADSP低，但被采样的所有后续时钟边沿。输出缓冲器被禁用时BWN
采样为低电平（无论OE ） 。数据移入数据输入寄存器时BWN采样为低电平。地址是内部递增到
下一个脉冲串的地址，如果BWN和ADV采样低。
读或写周期也可以与ADSC代替ADSP启动。与ADSC和ADSP启动周期之间的差异随之而来。
ADSP必须采样为高电平时， ADSC采样为低电平启动与ADSC一个周期。
WE信号进行采样的时钟沿采样ADSC低（和ADSP高） 。
主控芯片使CE0块ADSP ，但不ADSC 。
AS7C33128PFS32A和AS7C33128PFS36A家庭工作于3.3V内核电源。的I / O使用单独的电源，可以操作
在2.5V或3.3V 。这些器件采用100引脚14 × 20毫米TQFP封装。
电容
参数
输入电容
I / O容量
GWE
L
H
H
H
符号
C
IN
C
I / O
信号的
地址和控制销
I / O引脚
BWE
X
L
H
L
BWN
X
L
X
H
测试条件
V
IN
= 0V
V
IN
= V
OUT
= 0V
最大
5
7
文
T
T
F*
F
*
单位
pF
pF
写使能真值表（每字节）
.H\
X =无关，L =低，H =高， T = True时， F = FALSE; * =有效读取; N = A，B ， C，D ; WE ，文=内部写信号。
突发订单
起始地址
第一个增量
第二个增量
三是增量
交错的突发订单
LBO=1
00
01
10
11
01
00
11
10
10
11
00
01
11
10
01
00
起始地址
第一个增量
第二个增量
三是增量
线性突发顺序
LBO=0
00
01
10
11
01
10
11
00
10
11
00
01
11
00
01
10
1的PowerPC
是国际商业机器公司的注册商标。
3/4/02; v.1.4
半导体联盟
13 P. 2
QQ：2880707522 复制
