奥斯汀半导体公司
256K ×36 SSRAM
流通，同步
BURST SRAM
特点
组织256K ×36
快速时钟和OE \\访问时间
+ 3.3V单电源+ 0.3V / -0.165V电源（V
DD
)
贪睡模式降低功耗待机
常见的数据输入和数据输出
单个字节写入控制和全局写
三芯片使简单的深度扩展和地址
流水线
时钟控制的和注册的地址，数据I / O和
控制信号的
内部自定时写周期
突发控制（交错或线性突发）
针对便携式应用自动断电
100引脚TQFP封装的高密度，高速度
低电容总线负载
AS5SS256K36 &
AS5SS256K36A
引脚分配
（ TOP VIEW ）
SSRAM
100引脚TQFP （ DQ ）
（ 2芯片使能的版本， “A”指示灯）
SA
SA
ADV \\
ADSP \\
ADSC \\
OE \\
BWE \\
GW \\
CLK
VSS
V
DD
SA
BWA \\
BWB \\
BWC \\
BWD \\
CE2
CE \\
SA
SA
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
选项
定时
8.5ns/10ns/100MHz
10ns/15ns/66MHz
套餐
100引脚TQFP （ 2芯片使能）
引脚
2芯片使能
3芯片使能
工作温度范围
军事（ -55
o
C至+ 125
o
C)
工业级（-40
o
C至+ 85
o
C)
记号
-8.5*
-10
DQ 1001号
A
（初步）
无指示
XT *
IT
DQPc
DQC
DQC
V
DD
Q
VSS
DQC
DQC
DQC
DQC
VSS
V
DD
Q
DQC
DQC
VSS
V
DD
NC
VSS
DQD
DQD
V
DD
Q
VSS
DQD
DQD
DQD
DQD
VSS
V
DD
Q
DQD
DQD
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQB
DQB
V
DD
Q
VSS
DQB
DQB
DQB
DQB
VSS
V
DD
Q
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DD
Q
VSS
DQA
DQA
DQA
DQA
VSS
VDDQ
DQA
DQA
DQPa
100引脚TQFP （ DQ ）
（ 3芯片使能的版本，无指示）
SA
SA
ADV \\
ADSP \\
ADSC \\
OE \\
BWE \\
GW \\
CLK
VSS
V
DD
CE2\
BWA \\
BWB \\
BWC \\
BWD \\
CE2
CE \\
SA
SA
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
SA
SA
SA
SA
SA
SA
SA
NF
NF
V
DD
VSS
DNU
DNU
SA0
SA1
SA
SA
SA
SA
模式
*注意：
-8.5 / XT的组合不可用。
概述
该AS5SS256K36采用高速，低功耗的CMOS
正在使用先进的CMOS工艺制造的设计。
这8Mb的同步突发SRAM集成了256K ×36
SRAM核心具有先进的同步外围电路和一个2位
突发计数器。所有同步输入通过控制寄存器
由一个正边沿触发的单时钟输入（CLK） 。在同步的
理性的投入，包括所有地址，所有的数据输入，低电平有效芯片恩
能（ CE \\ ） ，另外两个芯片能够轻松深度扩展（ CE2 \\ ，
CE2 ） ，突发控制输入（ ADSC \\ ， ADSP \\ ， ADV \\ ） ，字节写使能
（ BWX \\ ）和全局写（ GW \\ ） 。需要注意的是CE2 \\不可用的
一个版本。
DQPc
DQC
DQC
V
DD
Q
VSS
DQC
DQC
DQC
DQC
VSS
V
DD
Q
DQC
DQC
VSS
V
DD
NC
VSS
DQD
DQD
V
DD
Q
VSS
DQD
DQD
DQD
DQD
VSS
V
DD
Q
DQD
DQD
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQB
DQB
V
DD
Q
VSS
DQB
DQB
DQB
DQB
VSS
V
DD
Q
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DD
Q
VSS
DQA
DQA
DQA
DQA
VSS
V
DD
Q
DQA
DQA
DQPa
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
欲了解更多产品信息
请访问我们的网站：
www.austinsemiconductor.com
AS5SS256K36 &
AS5SS256K36A
3.6修订版06/05
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
SA
SA
SA
SA
SA
SA
SA
SA
NF
V
DD
VSS
DNU
DNU
SA0
SA1
SA
SA
SA
SA
模式
1
奥斯汀半导体公司
一般说明（续）
异步输入包括输出使能（OE \\） ，
时钟（ CLK ）和贪睡使能（ ZZ ） 。还有一个脉冲串
模式输入（模式），该交织和线性之间进行选择
耳朵突发模式。的数据输出（Q），通过参考\\启用，也
异步的。写周期可以是从一到四个字节
宽由写控制输入作为控制。
突发的操作可以与任一地址启动
状态处理器（ ADSP \\ ）或地址状态控制器（ ADSC \\ ）
输入。随后一阵地址可以在内部gener-
ated被爆提前输入（ ADV \\）作为对照。
地址和写控制记录片上，以
AS5SS256K36 &
AS5SS256K36A
SSRAM
简化写周期。这使得自定时写周期。
个别字节使能允许写入单个字节。
在X18设备上的写周期， BWA \\控制DQA的
和DQPa ; BWB \\控制DQB的和DQPb ; BWC \\控制
DQC的和DQPc ; BWD \\控制DQD的和DQPd 。 GW \\低
导致要写入的所有字节。奇偶校验位也特色
此设备。
这8Mb的同步突发SRAM从工作
+3.3V V
DD
电源和所有输入和输出都与TTL
兼容。该设备特别适用于486 ，奔腾
, 680x0
和PowerPC
TM
系统和那些受益于一个系统
宽的同步数据总线。
功能框图
18
SA0 ， SA1 ，SAS
模式
ADV \\
CLK
地址
注册
18
SA0-SA1
16
18
二进制
计数器
逻辑
CL
Q1
SA1'
Q0
ADSC \\
ADSP \\
BWD \\
BYTE "d"
写注册
SA0'
BYTE "d"
写入驱动器
BWC \\
BYTE "c"
写注册
BYTE "c"
写入驱动器
256K ×9× 4
(x36)
的DQ
BWB \\
BYTE "b"
写注册
BYTE "b"
写入驱动器
内存
ARRAY
SENSE
安培
DQPa
产量
缓冲器
DQPb
DQPc
DQPd
BWA \\
BWE \\
GW \\
CE \\
CE2
CE2\
OE \\
BYTE "a"
写注册
启用
注册
BYTE "a"
写入驱动器
输入
注册
4
注意：
功能方框图说明了简化设备操作。见真值表，引脚说明和时序图详细
信息。
AS5SS256K36 &
AS5SS256K36A
3.6修订版06/05
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
2
奥斯汀半导体公司
引脚说明
AS5SS256K36 &
AS5SS256K36A
SSRAM
引脚数
符号类型
描述
37
36
32-35, 44-50,
SA0
同步地址输入：这些输入注册和必备
81, 82, 99,
SA1
输入满足建立和保持周围CLK的上升缘时间。两
100
SA
不同管脚可用于TQFP封装。
92 （ A版）
43 （ 3 CE版）
同步字节写使能：这些低电平输入允许
单个字节写入，并必须满足建立和保持时间
93
BWA \\
围绕CLK的上升沿。字节写使能为低表示写
94
BWB \\
输入周期和高表示读周期。 BWA \\控制DQA引脚和DQPa ;
95
BWC \\
BWB \\ DQB控制引脚和DQPb ; BWC \\ DQC控制引脚和DQPc ;
96
BWD \\
BWD \\ DQD控制引脚和DQPd 。奇偶校验位功能在这
装置。
字节写使能：此低电平输入允许字节写
87
BWE \\
输入操作，并且必须满足建立和保持周围的上升件
CLK的边缘。
全局写：此低电平输入允许一个完整的36位写发生
88
GW \\
输入独立的BWE \\和BWX \\线的，必须符合设置和
保持时间周围CLK的上升沿。
钟： CLK寄存器地址，数据，芯片启用，字节写使能和
89
CLK
输入突发其上升沿控制输入。所有同步输入必须满足
全天候的上升沿的建立和保持时间。
同步芯片使能：此低电平输入用于启用
98
CE \\
输入设备和条件，内部采用ADSP \\ 。 CE \\只采样
当一个新的外部地址被加载。
同步芯片使能：此低电平输入用于启用
92
CE2\
输入装置，只有当一个新的外部地址被装入取样。
（ 3 CE版）
CE2 \\仅适用于3 CE版本。
97
86
CE2
OE \\
输入
输入
同步芯片使能：此高电平输入是用来启用
装置只有当一个新的外部地址被装入取样。
83
ADV \\
85
ADSC \\
输出使能：此低电平有效，异步输入使得数据
I / O输出驱动器。
同步地址前进：此低电平输入用于
推进内部突发计数器，控制后的突发存取
外部地址被加载。该引脚上的高电平有效使等待
输入
要生成的状态（无地址提前） 。为了确保使用正确的
在写周期地址， ADV \\必须为高电平时的上升沿
一个ADSP \\周期后的第一个时钟启动。
同步地址状态控制器：此低电平输入
中断任何正在进行的破灭，导致了新的外部地址是
输入注册。读或写时使用新的地址，如果执行
CE \\低。 ADSC \\还可用于芯片置于低功耗状态
当CE \\高。
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
AS5SS256K36 &
AS5SS256K36A
3.6修订版06/05
3
奥斯汀半导体公司
引脚说明（续）
引脚数
符号类型
AS5SS256K36 &
AS5SS256K36A
SSRAM
84
ASDP \\
31
模式
64
(a) 52, 53, 56-59,
62, 63
(b) 68, 69, 72-75,
78, 79
(c) 2, 3, 6-9, 12,
13
(d) 18, 19, 22-25,
28, 29
51
80
1
30
ZZ
描述
同步地址状态的处理器：此低电平输入
中断任何正在进行的破灭，导致了新的外部地址是
注册。使用新的地址进行读取，独立
输入
字节写使能和ADSC \\ ，而是取决于CE \\ ， CE2和
CE2 \\ 。 ADSP \\被忽略，如果CE \\高。如果掉电状态进入
CE2低或CE2 \\高。
MODE ：此输入选择突发序列。的低电平引脚
输入选择"linear burst." NC或高该引脚上选择"interleaved burst."
不要改变，而设备运行输入状态。
贪睡启用：此高电平有效，异步输入导致
设备进入低功耗待机模式，其中，在所有的数据
输入
存储器阵列被保留。当ZZ是积极的，所有其他的输入是
忽略不计。
DQA
DQB
DQC
DQD
SRAM数据的I / O ：字节"a"是DQA引脚;字节"b"是DQB引脚;字节是"c"
输入/
DQC销;字节"d"是DQD引脚。输入数据必须满足建立和保持
产量
围绕CLK的上升沿时间。
NC / DQPa
NC / DQPb
奇偶校验数据的I / O ：字节"a"平价DQPa ;字节"b"平价DQPb ;字节
NC / I / O
NC / DQPc
"c"平价DQPc ;字节"d"平价DQPd 。
NC / DQPd
电源：见DC电气特性和操作
供应
15, 41, 65, 91
V
DD
条件范围内。
隔离输出缓冲器供应：见直流电气特性和
4, 11, 20, 27, 54,
V
DD
Q
供应
工作条件范围内。
61, 70, 77
5, 10, 14, 17, 21,
26, 40, 55, 60, 67,
VSS
供应地：GND
71, 76, 90
不要使用：这些信号可以是未连接或连接到GND
38, 39
DNU
---
以改善封装的散热性。
无连接：这些信号没有内部连接，可以是
16, 66
NC
---
连接到GND ，以改善封装的散热。
无功能：这些引脚内部连接到芯片，并有
42
一个输入管脚的电容。它允许离开这些引脚
NF
---
43 （A版）
未连接或者通过信号驱动。在3 CE版本，引脚42是
保留为16MB的同步突发地址升级针。
AS5SS256K36 &
AS5SS256K36A
3.6修订版06/05
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4
奥斯汀半导体公司
AS5SS256K36 &
AS5SS256K36A
SSRAM
交错突发地址表（ MODE = NC或高）
第一个地址（外部）第二个地址（内部）第三个地址（内部）第四地址（内部）
X…X00
X…X01
X…X10
X…X11
X…X01
X…X00
X…X11
X…X10
X…X10
X…X11
X…X00
X…X01
X…X11
X…X10
X…X01
X…X00
线性突发地址表（ MODE = LOW ）
第一个地址（外部）第二个地址（内部）第三个地址（内部）第四地址（内部）
X…X00
X…X01
X…X10
X…X11
X…X01
X…X10
X…X11
X…X00
X…X10
X…X11
X…X00
X…X01
X…X11
X…X00
X…X01
X…X10
偏真值表写命令
功能
读
读
写字节"a"
写的所有字节
写的所有字节
GW \\
H
H
H
H
L
BWE \\
H
L
L
L
X
BWA \\
X
H
L
L
X
BWB \\
X
H
H
L
X
BWC \\
X
H
H
L
X
BWD \\
X
H
H
L
X
AS5SS256K36 &
AS5SS256K36A
3.6修订版06/05
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
5
奥斯汀半导体公司
256K ×36 SSRAM
流通，同步
BURST SRAM
特点
!
!
!
!
!
!
!
AS5SS256K36 &
AS5SS256K36A
引脚分配
（ TOP VIEW ）
SSRAM
!
!
!
!
!
!
组织256K ×36
快速时钟和OE \\访问时间
+ 3.3V单电源+ 0.3V / -0.165V电源（V
DD
)
贪睡模式降低功耗待机
常见的数据输入和数据输出
单个字节写入控制和全局写
三芯片使简单的深度扩展和地址
流水线
时钟控制的和注册的地址，数据I / O和
控制信号的
内部自定时写周期
突发控制（交错或线性突发）
针对便携式应用自动断电
100引脚TQFP封装的高密度，高速度
低电容总线负载
100引脚TQFP （ DQ ）
（ 2芯片使能的版本， “A”指示灯）
SA
SA
ADV \\
ADSP \\
ADSC \\
OE \\
BWE \\
GW \\
CLK
VSS
V
DD
SA
BWA \\
BWB \\
BWC \\
BWD \\
CE2
CE \\
SA
SA
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
选项
定时
8.5ns/10ns/100MHz
10ns/15ns/66MHz
!
套餐
100引脚TQFP （ 2芯片使能）
!
引脚
2芯片使能
3芯片使能
!
工作温度范围
军事（ -55
o
C至+ 125
o
C)
工业级（-40
o
C至+ 85
o
C)
!
记号
-8.5*
-10
DQ 1001号
A
（初步）
无指示
XT *
IT
DQPc
DQC
DQC
V
DD
Q
VSS
DQC
DQC
DQC
DQC
VSS
V
DD
Q
DQC
DQC
VSS
V
DD
NC
VSS
DQD
DQD
V
DD
Q
VSS
DQD
DQD
DQD
DQD
VSS
V
DD
Q
DQD
DQD
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQB
DQB
V
DD
Q
VSS
DQB
DQB
DQB
DQB
VSS
V
DD
Q
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DD
Q
VSS
DQA
DQA
DQA
DQA
VSS
VDDQ
DQA
DQA
DQPa
100引脚TQFP （ DQ ）
（ 3芯片使能的版本，无指示）
SA
SA
ADV \\
ADSP \\
ADSC \\
OE \\
BWE \\
GW \\
CLK
VSS
V
DD
CE2\
BWA \\
BWB \\
BWC \\
BWD \\
CE2
CE \\
SA
SA
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
SA
SA
SA
SA
SA
SA
SA
NF
NF
V
DD
VSS
DNU
DNU
SA0
SA1
SA
SA
SA
SA
模式
*注意：
-8.5 / XT的组合不可用。
概述
该AS5SS256K36采用高速，低功耗的CMOS
正在使用先进的CMOS工艺制造的设计。
这8Mb的同步突发SRAM集成了256K ×36
SRAM核心具有先进的同步外围电路和一个2位
突发计数器。所有同步输入通过控制寄存器
由一个正边沿触发的单时钟输入（CLK） 。在同步的
理性的投入，包括所有地址，所有的数据输入，低电平有效芯片恩
能（ CE \\ ） ，另外两个芯片能够轻松深度扩展（ CE2 \\ ，
CE2 ） ，突发控制输入（ ADSC \\ ， ADSP \\ ， ADV \\ ） ，字节写使能
（ BWX \\ ）和全局写（ GW \\ ） 。需要注意的是CE2 \\不可用的
一个版本。
DQPc
DQC
DQC
V
DD
Q
VSS
DQC
DQC
DQC
DQC
VSS
V
DD
Q
DQC
DQC
VSS
V
DD
NC
VSS
DQD
DQD
V
DD
Q
VSS
DQD
DQD
DQD
DQD
VSS
V
DD
Q
DQD
DQD
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQB
DQB
V
DD
Q
VSS
DQB
DQB
DQB
DQB
VSS
V
DD
Q
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DD
Q
VSS
DQA
DQA
DQA
DQA
VSS
V
DD
Q
DQA
DQA
DQPa
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
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AS5SS256K36 &
AS5SS256K36A
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奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
SA
SA
SA
SA
SA
SA
SA
SA
NF
V
DD
VSS
DNU
DNU
SA0
SA1
SA
SA
SA
SA
模式
1
奥斯汀半导体公司
一般说明（续）
异步输入包括输出使能（OE \\） ，
时钟（ CLK ）和贪睡使能（ ZZ ） 。还有一个脉冲串
模式输入（模式），该交织和线性之间进行选择
耳朵突发模式。的数据输出（Q），通过参考\\启用，也
异步的。写周期可以是从一到四个字节
宽由写控制输入作为控制。
突发的操作可以与任一地址启动
状态处理器（ ADSP \\ ）或地址状态控制器（ ADSC \\ ）
输入。随后一阵地址可以在内部gener-
ated被爆提前输入（ ADV \\）作为对照。
地址和写控制记录片上，以
AS5SS256K36 &
AS5SS256K36A
SSRAM
简化写周期。这使得自定时写周期。
个别字节使能允许写入单个字节。
在X18设备上的写周期， BWA \\控制DQA的
和DQPa ; BWB \\控制DQB的和DQPb ; BWC \\控制
DQC的和DQPc ; BWD \\控制DQD的和DQPd 。 GW \\低
导致要写入的所有字节。奇偶校验位也特色
此设备。
这8Mb的同步突发SRAM从工作
+3.3V V
DD
电源和所有输入和输出都与TTL
兼容。该设备特别适用于486 ，奔腾
, 680x0
和PowerPC
TM
系统和那些受益于一个系统
宽的同步数据总线。
功能框图
18
SA0 ， SA1 ，SAS
模式
ADV \\
CLK
地址
注册
18
SA0-SA1
16
18
二进制
计数器
逻辑
CL
Q1
SA1'
Q0
ADSC \\
ADSP \\
BWD \\
BYTE "d"
写注册
SA0'
BYTE "d"
写入驱动器
BWC \\
BYTE "c"
写注册
BYTE "c"
写入驱动器
256K ×9× 4
(x36)
的DQ
BWB \\
BYTE "b"
写注册
BYTE "b"
写入驱动器
内存
ARRAY
SENSE
安培
DQPa
产量
缓冲器
DQPb
DQPc
DQPd
BWA \\
BWE \\
GW \\
CE \\
CE2
CE2\
OE \\
BYTE "a"
写注册
启用
注册
BYTE "a"
写入驱动器
输入
注册
4
注意：
功能方框图说明了简化设备操作。见真值表，引脚说明和时序图详细
信息。
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2
奥斯汀半导体公司
引脚说明
AS5SS256K36 &
AS5SS256K36A
SSRAM
引脚数
符号类型
描述
37
36
32-35, 44-50,
SA0
同步地址输入：这些输入注册和必备
81, 82, 99,
SA1
输入满足建立和保持周围CLK的上升缘时间。两
100
SA
不同管脚可用于TQFP封装。
92 （ A版）
43 （ 3 CE版）
同步字节写使能：这些低电平输入允许
单个字节写入，并必须满足建立和保持时间
BWA \\
93
围绕CLK的上升沿。字节写使能为低表示写
94
BWB \\
输入周期和高表示读周期。 BWA \\控制DQA引脚和DQPa ;
95
BWC \\
BWB \\ DQB控制引脚和DQPb ; BWC \\ DQC控制引脚和DQPc ;
96
BWD \\
BWD \\ DQD控制引脚和DQPd 。奇偶校验位功能在这
装置。
字节写使能：此低电平输入允许字节写
87
BWE \\
输入操作，并且必须满足建立和保持周围的上升件
CLK的边缘。
全局写：此低电平输入允许一个完整的36位写发生
88
GW \\
输入独立的BWE \\和BWX \\线的，必须符合设置和
保持时间周围CLK的上升沿。
钟： CLK寄存器地址，数据，芯片启用，字节写使能和
89
CLK
输入突发其上升沿控制输入。所有同步输入必须满足
全天候的上升沿的建立和保持时间。
同步芯片使能：此低电平输入用于启用
98
CE \\
输入设备和条件，内部采用ADSP \\ 。 CE \\只采样
当一个新的外部地址被加载。
同步芯片使能：此低电平输入用于启用
92
CE2\
输入装置，只有当一个新的外部地址被装入取样。
（ 3 CE版）
CE2 \\仅适用于3 CE版本。
97
86
CE2
OE \\
输入
输入
同步芯片使能：此高电平输入是用来启用
装置只有当一个新的外部地址被装入取样。
83
ADV \\
85
ADSC \\
输出使能：此低电平有效，异步输入使得数据
I / O输出驱动器。
同步地址前进：此低电平输入用于
推进内部突发计数器，控制后的突发存取
外部地址被加载。该引脚上的高电平有效使等待
输入
要生成的状态（无地址提前） 。为了确保使用正确的
在写周期地址， ADV \\必须为高电平时的上升沿
一个ADSP \\周期后的第一个时钟启动。
同步地址状态控制器：此低电平输入
中断任何正在进行的破灭，导致了新的外部地址是
输入注册。读或写时使用新的地址，如果执行
CE \\低。 ADSC \\还可用于芯片置于低功耗状态
当CE \\高。
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AS5SS256K36 &
AS5SS256K36A
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奥斯汀半导体公司
引脚说明（续）
引脚数
符号类型
AS5SS256K36 &
AS5SS256K36A
SSRAM
84
ASDP \\
31
模式
64
(a) 52, 53, 56-59,
62, 63
(b) 68, 69, 72-75,
78, 79
(c) 2, 3, 6-9, 12,
13
(d) 18, 19, 22-25,
28, 29
51
80
1
30
ZZ
描述
同步地址状态的处理器：此低电平输入
中断任何正在进行的破灭，导致了新的外部地址是
注册。使用新的地址进行读取，独立
输入
字节写使能和ADSC \\ ，而是取决于CE \\ ， CE2和
CE2 \\ 。 ADSP \\被忽略，如果CE \\高。如果掉电状态进入
CE2低或CE2 \\高。
MODE ：此输入选择突发序列。的低电平引脚
输入选择"linear burst." NC或高该引脚上选择"interleaved burst."
不要改变，而设备运行输入状态。
贪睡启用：此高电平有效，异步输入导致
设备进入低功耗待机模式，其中，在所有的数据
输入
存储器阵列被保留。当ZZ是积极的，所有其他的输入是
忽略不计。
DQA
DQB
DQC
DQD
SRAM数据的I / O ：字节"a"是DQA引脚;字节"b"是DQB引脚;字节是"c"
输入/
DQC销;字节"d"是DQD引脚。输入数据必须满足建立和保持
产量
围绕CLK的上升沿时间。
NC / DQPa
NC / DQPb
奇偶校验数据的I / O ：字节"a"平价DQPa ;字节"b"平价DQPb ;字节
NC / I / O
NC / DQPc
"c"平价DQPc ;字节"d"平价DQPd 。
NC / DQPd
电源：见DC电气特性和操作
供应
15, 41, 65, 91
V
DD
条件范围内。
隔离输出缓冲器供应：见直流电气特性和
4, 11, 20, 27, 54,
V
DD
Q
供应
工作条件范围内。
61, 70, 77
5, 10, 14, 17, 21,
26, 40, 55, 60, 67,
VSS
供应地：GND
71, 76, 90
不要使用：这些信号可以是未连接或连接到GND
38, 39
DNU
---
以改善封装的散热性。
无连接：这些信号没有内部连接，可以是
16, 66
NC
---
连接到GND ，以改善封装的散热。
无功能：这些引脚内部连接到芯片，并有
42
一个输入管脚的电容。它允许离开这些引脚
NF
---
43 （A版）
未连接或者通过信号驱动。在3 CE版本，引脚42是
保留为16MB的同步突发地址升级针。
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AS5SS256K36 &
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SSRAM
交错突发地址表（ MODE = NC或高）
第一个地址（外部）第二个地址（内部）第三个地址（内部）第四地址（内部）
X…X00
X…X01
X…X10
X…X11
X…X01
X…X00
X…X11
X…X10
X…X10
X…X11
X…X00
X…X01
X…X11
X…X10
X…X01
X…X00
线性突发地址表（ MODE = LOW ）
第一个地址（外部）第二个地址（内部）第三个地址（内部）第四地址（内部）
X…X00
X…X01
X…X10
X…X11
X…X01
X…X10
X…X11
X…X00
X…X10
X…X11
X…X00
X…X01
X…X11
X…X00
X…X01
X…X10
偏真值表写命令
功能
读
读
写字节"a"
写的所有字节
写的所有字节
GW \\
H
H
H
H
L
BWE \\
H
L
L
L
X
BWA \\
X
H
L
L
X
BWB \\
X
H
H
L
X
BWC \\
X
H
H
L
X
BWD \\
X
H
H
L
X
AS5SS256K36 &
AS5SS256K36A
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奥斯汀半导体公司
256K ×36 SSRAM
同步突发SRAM
特点
l
l
l
l
l
l
l
AS5SS256K36 &
AS5SS256K36A
引脚分配
（ TOP VIEW ）
SSRAM
l
l
l
l
l
l
组织256K ×36
快速时钟和OE \\访问时间
+ 3.3V单电源+ 0.3V / -0.165V电源（V
DD
)
贪睡模式降低功耗待机
常见的数据输入和数据输出
单个字节写入控制和全局写
三芯片使简单的深度扩展和地址
流水线
时钟控制的和注册的地址，数据I / O和
控制信号的
内部自定时写周期
突发控制（交错或线性突发）
针对便携式应用自动断电
100引脚TQFP封装的高密度，高速度
低电容总线负载
100引脚TQFP （ DQ ）
（ 2芯片使能的版本， “A”指示灯）
SA
SA
ADV \\
ADSP \\
ADSC \\
OE \\
BWE \\
GW \\
CLK
VSS
V
DD
SA
BWA \\
B重量Wb \\
BWC \\
B宽深\\
CE2
CE \\
SA
SA
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
选项
定时
8.5ns/10ns/100MHz
10ns/15ns/66MHz
l
套餐
100引脚TQFP （ 2芯片使能）
l
引脚
2芯片使能
3芯片使能
l
工作温度范围
军事（ -55
o
C至+ 125
o
C)
工业级（-40
o
C至+ 85
o
C)
l
记号
-8.5
-10
DQ 1001号
A
无指示
XT
IT
DQPc
DQC
DQC
V
DD
Q
VSS
DQC
DQC
DQC
DQC
VSS
V
DD
Q
DQC
DQC
VSS
V
DD
NC
VSS
DQD
DQD
V
DD
Q
VSS
DQD
DQD
DQD
DQD
VSS
V
DD
Q
DQD
DQD
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQB
DQB
V
DD
Q
VSS
DQB
DQB
DQB
DQB
VSS
V
DD
Q
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DD
Q
VSS
DQA
DQA
DQA
DQA
VSS
VDDQ
DQA
DQA
DQPa
100引脚TQFP （ DQ ）
（ 3芯片使能的版本，无指示）
SA
SA
ADV \\
ADSP \\
ADSC \\
OE \\
BWE \\
GW \\
CLK
VSS
V
DD
CE2\
BWA \\
BWB \\
BWC \\
BWD \\
CE2
CE \\
SA
SA
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
SA
SA
SA
SA
SA
SA
SA
NF
NF
V
DD
VSS
DNU
DNU
SA0
SA1
SA
SA
SA
SA
模式
概述
该AS5SS256K36采用高速，低功耗的CMOS
正在使用先进的CMOS工艺制造的设计。
这8Mb的同步突发SRAM集成了256K X
36 SRAM核心具有先进的同步外围电路
和一个2位的数据串计数器。所有同步输入通过
由一个正边沿触发的单时钟控制寄存器
输入（CLK） 。同步输入包括所有地址，全
数据输入，低电平有效芯片使能（ CE \\ ） ，另外两个芯片
能轻松深度扩展（ CE2 \\ ， CE2 ） ，突发控制
输入（ ADSC \\ ， ADSP \\ ， ADV \\ ） ，字节写使能（ BWX \\ ）和
全局写（ GW \\ ） 。需要注意的是CE2 \\不可对A
版本。
DQPc
DQC
DQC
V
DD
Q
VSS
DQC
DQC
DQC
DQC
VSS
V
DD
Q
DQC
DQC
VSS
V
DD
NC
VSS
DQD
DQD
V
DD
Q
VSS
DQD
DQD
DQD
DQD
VSS
V
DD
Q
DQD
DQD
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
DQPb
DQB
DQB
V
DD
Q
VSS
DQB
DQB
DQB
DQB
VSS
V
DD
Q
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DD
Q
VSS
DQA
DQA
DQA
DQA
VSS
V
DD
Q
DQA
DQA
DQPa
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
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SA
SA
SA
SA
SA
SA
SA
SA
NF
V
DD
VSS
DNU
DNU
SA0
SA1
SA
SA
SA
SA
模式
1
奥斯汀半导体公司
一般说明（续）
异步输入包括输出使能（OE \\） ，
时钟（ CLK ）和贪睡使能（ ZZ ） 。还有一个脉冲串
模式输入（模式），该交织和线性之间进行选择
耳朵突发模式。的数据输出（Q），通过参考\\启用，也
异步的。写周期可以是从一到四个字节
宽由写控制输入作为控制。
突发的操作可以与任一地址启动
状态处理器（ ADSP \\ ）或地址状态控制器（ ADSC \\ ）
输入。随后一阵地址可以在内部gener-
ated被爆提前输入（ ADV \\）作为对照。
地址和写控制记录片上，以
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SSRAM
简化写周期。这使得自定时写周期。
个别字节使能允许写入单个字节。
在X18设备上的写周期， BWA \\控制DQA的
和DQPa ; BWB \\控制DQB的和DQPb ; BWC \\控制
DQC的和DQPc ; BWD \\控制DQD的和DQPd 。 GW \\低
导致要写入的所有字节。奇偶校验位也特色
此设备。
这8Mb的同步突发SRAM从工作
+3.3V V
DD
电源和所有输入和输出都与TTL
兼容。该设备特别适用于486 ，奔腾
, 680x0
和PowerPC
TM
系统和那些受益于一个系统
宽的同步数据总线。
功能框图
18
SA0 ， SA1 ，SAS
模式
ADV \\
CLK
地址
注册
18
SA0-SA1
16
18
二进制
计数器
逻辑
CL
Q1
SA1'
Q0
ADSC \\
ADSP \\
BWD \\
BYTE "d"
写注册
SA0'
BYTE "d"
写入驱动器
BWC \\
BYTE "c"
写注册
BYTE "c"
写入驱动器
256K ×9× 4
(x36)
的DQ
BWB \\
BYTE "b"
写注册
BYTE "b"
写入驱动器
内存
ARRAY
SENSE
安培
DQPa
产量
缓冲器
DQPb
DQPc
DQPd
BWA \\
BWE \\
GW \\
CE \\
CE2
CE2\
OE \\
BYTE "a"
写注册
启用
注册
BYTE "a"
写入驱动器
输入
注册
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注意：
功能方框图说明了简化设备操作。见真值表，引脚说明和时序图详细
信息。
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引脚说明
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引脚数
符号类型
描述
37
36
32-35, 44-50,
SA0
同步地址输入：这些输入注册和必备
81, 82, 99,
SA1
输入满足建立和保持周围CLK的上升缘时间。两
100
SA
不同管脚可用于TQFP封装。
92 （ A版）
43 （ 3 CE版）
同步字节写使能：这些低电平输入允许
单个字节写入，并必须满足建立和保持时间
BWA \\
93
围绕CLK的上升沿。字节写使能为低表示写
94
BWB \\
输入周期和高表示读周期。 BWA \\控制DQA引脚和DQPa ;
BWC \\
95
BWB \\ DQB控制引脚和DQPb ; BWC \\ DQC控制引脚和DQPc ;
96
BWD \\
BWD \\ DQD控制引脚和DQPd 。奇偶校验位功能在这
装置。
字节写使能：此低电平输入允许字节写
87
BWE \\
输入操作，并且必须满足建立和保持周围的上升件
CLK的边缘。
全局写：此低电平输入允许一个完整的36位写发生
88
GW \\
输入独立的BWE \\和BWX \\线的，必须符合设置和
保持时间周围CLK的上升沿。
钟： CLK寄存器地址，数据，芯片启用，字节写使能和
89
CLK
输入突发其上升沿控制输入。所有同步输入必须满足
全天候的上升沿的建立和保持时间。
同步芯片使能：此低电平输入用于启用
98
CE \\
输入设备和条件，内部采用ADSP \\ 。 CE \\只采样
当一个新的外部地址被加载。
同步芯片使能：此低电平输入用于启用
92
CE2\
输入装置，只有当一个新的外部地址被装入取样。
（ 3 CE版）
CE2 \\仅适用于3 CE版本。
97
86
CE2
OE \\
输入
输入
同步芯片使能：此高电平输入是用来启用
装置只有当一个新的外部地址被装入取样。
83
ADV \\
85
ADSC \\
输出使能：此低电平有效，异步输入使得数据
I / O输出驱动器。
同步地址前进：此低电平输入用于
推进内部突发计数器，控制后的突发存取
外部地址被加载。该引脚上的高电平有效使等待
输入
要生成的状态（无地址提前） 。为了确保使用正确的
在写周期地址， ADV \\必须为高电平时的上升沿
一个ADSP \\周期后的第一个时钟启动。
同步地址状态控制器：此低电平输入
中断任何正在进行的破灭，导致了新的外部地址是
输入注册。读或写时使用新的地址，如果执行
CE \\低。 ADSC \\还可用于芯片置于低功耗状态
当CE \\高。
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3
奥斯汀半导体公司
引脚说明（续）
引脚数
符号类型
AS5SS256K36 &
AS5SS256K36A
SSRAM
84
ASDP \\
31
模式
64
(a) 52, 53, 56-59,
62, 63
(b) 68, 69, 72-75,
78, 79
(c) 2, 3, 6-9, 12,
13
(d) 18, 19, 22-25,
28, 29
51
80
1
30
ZZ
描述
同步地址状态的处理器：此低电平输入
中断任何正在进行的破灭，导致了新的外部地址是
注册。使用新的地址进行读取，独立
输入
字节写使能和ADSC \\ ，而是取决于CE \\ ， CE2和
CE2 \\ 。 ADSP \\被忽略，如果CE \\高。如果掉电状态进入
CE2低或CE2 \\高。
MODE ：此输入选择突发序列。的低电平引脚
输入选择"linear burst." NC或高该引脚上选择"interleaved burst."
不要改变，而设备运行输入状态。
贪睡启用：此高电平有效，异步输入导致
设备进入低功耗待机模式，其中，在所有的数据
输入
存储器阵列被保留。当ZZ是积极的，所有其他的输入是
忽略不计。
DQA
DQB
DQC
DQD
SRAM数据的I / O ：字节"a"是DQA引脚;字节"b"是DQB引脚;字节是"c"
输入/
DQC销;字节"d"是DQD引脚。输入数据必须满足建立和保持
产量
围绕CLK的上升沿时间。
NC / DQPa
NC / DQPb
奇偶校验数据的I / O ：字节"a"平价DQPa ;字节"b"平价DQPb ;字节
NC / I / O
NC / DQPc
"c"平价DQPc ;字节"d"平价DQPd 。
NC / DQPd
电源：见DC电气特性和操作
供应
15, 41, 65, 91
V
DD
条件范围内。
隔离输出缓冲器供应：见直流电气特性和
4, 11, 20, 27, 54,
V
DD
Q
供应
工作条件范围内。
51, 70, 77
5, 10, 14, 17, 21,
26, 40, 55, 60, 67,
VSS
供应地：GND
71, 76, 90
不要使用：这些信号可以是未连接或连接到GND
38, 39
DNU
---
以改善封装的散热性。
无连接：这些信号没有内部连接，可以是
16, 66
NC
---
连接到GND ，以改善封装的散热。
无功能：这些引脚内部连接到芯片，并有
42
一个输入管脚的电容。它允许离开这些引脚
NF
---
43 （A版）
未连接或者通过信号驱动。在3 CE版本，引脚42是
保留为16MB的同步突发地址升级针。
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交错突发地址表（ MODE = NC或高）
第一个地址（外部）第二个地址（内部）第三个地址（内部）第四地址（内部）
X…X00
X…X01
X…X10
X…X11
X…X01
X…X00
X…X11
X…X10
X…X10
X…X11
X…X00
X…X01
X…X11
X…X10
X…X01
X…X00
线性突发地址表（ MODE = LOW ）
第一个地址（外部）第二个地址（内部）第三个地址（内部）第四地址（内部）
X…X00
X…X01
X…X10
X…X11
X…X01
X…X10
X…X11
X…X00
X…X10
X…X11
X…X00
X…X01
X…X11
X…X00
X…X01
X…X10
偏真值表写命令
功能
读
读
写字节"a"
写的所有字节
写的所有字节
GW \\
H
H
H
H
L
BWE \\
H
L
L
L
X
BWA \\
X
H
L
L
X
BWB \\
X
H
H
L
X
BWC \\
X
H
H
L
X
BWD \\
X
H
H
L
X
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