DRAM
奥斯汀半导体公司
4 MEG ×16 DRAM
扩展数据输出（ EDO ） DRAM
特点
单+ 3.3V ± 0.3V电源。
行业标准的x16的引脚排列，时间，功能和
封装。
12行， 10列地址
高性能CMOS硅栅工艺
所有输入，输出和时钟LVTTL兼容
扩展数据输出（ EDO ）页模式访问
4096周期CAS \\ -before - RAS \\ （ CBR ） REFRESH
分布在64毫秒
可选的自刷新（ S）的低功耗数据保持
1级湿度敏感度等级， JEDEC J- STD- 020
AS4LC4M16
引脚分配
（ TOP VIEW ）
50引脚TSOP （ DG ）
选项
包（ S）
50针TSOP （ 400密耳）
时机
为50ns存取
60ns的访问
刷新率
标准刷新
自刷新
工作温度范围
军用（ -55 ° C至+ 125°C ）
工业级（-40° C至+ 85°C ）
标志
DG
-5
-6
CON组fi guration
刷新
行地址
列寻址
4梅格×16
4K
A0-A11
A0-A9
无
S*
XT
IT
注意：
在\\符号表示信号为低电平有效。
*联系工厂。可在它的自我刷新选项
唯一版本。
关键时序参数
t
RAC
速度T
RC
-5
84ns 50ns的
-6
104ns 60ns的
t
PC
20ns
25ns
t
AA
25ns
30ns
t
CAC
13ns
15ns
t
CAS
8ns
10ns
欲了解更多产品信息
请访问我们的网站：
www.austinsemiconductor.com
AS4LC4M16
1.0版7/02
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
1
DRAM
奥斯汀半导体公司
功能框图
AS4LC4M16
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2
DRAM
奥斯汀半导体公司
概述
4梅格×16 DRAM是一个高速CMOS动态
含有67108864位的随机存取存储器装置及
设计工作于3V至3.6V 。该装置在功能上
组织为每个包含16位4,194,304位置。该
4194304存储位置由1024排列4096行
列。在读或写周期，每个位置
通过地址位唯一地址： 12行地址位
（ A 0 - A 11 ）和10个列地址位（A0 - A9）。此外，
字节和字访问都通过两个CAS \\支持
销（ CASL \\和现金\\ ） 。
中科院\\功能和时序，以解决相关的，
控制功能（例如，锁定地址栏或选择
CBR刷新）是这样的，内部CAS \\信号是
由第一外部CAS \\信号（ CASL \\或现金\\ ）测定
转换到LOW和最后转变回高电平。该
CAS \\功能和时序关系到驾驶或锁存数据
是这样的，每个CAS \\信号独立地控制所述
无论是相关联的DQ引脚。
AS4LC4M16
行地址是由RAS \\信号被锁存，那么
列地址是由中科院\\锁。该器件提供
EDO -PAGE模式操作，从而实现了快速的连续数据
操作（读，写或读 - 修改 - 写）内
一个给定行。
4梅格×16 DRAM必须定期刷新中
为了保持存储的数据。
DRAM存取
在DRAM中的每个位置是唯一地寻址的，如
在概述中提到。使用两个CAS \\
信号导致通过16个I / O引脚的字访问
（ DQ0 - DQ15 ） 。仅使用一个，两个信号结果中的一个
字节访问周期。 CASL \\过渡LOW的选择
访问周期的低字节（ DQ0 - DQ7 ）和现金\\
过渡LOW选择一个访问周期的高字节
（ DQ8 - DQ15 ） 。总字节和字访问时序如图
图1和图2 。
图1 ： WORD和字节写示例
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奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
3
DRAM
奥斯汀半导体公司
DRAM存取（续）
逻辑高电平， WE \\使然阅读模式，而逻辑
低电平WE \\使然写模式。在写周期，
数据输入（ D）是由WE或CAS \\ （ CASL \\下降沿锁存
或现金\\ ） ，以先到为准过去。早期的写操作
当我们采取低之前，无论是CAS \\下降。一晚
写或读 - 修改 - 写操作发生，当我们跌倒后
CAS \\ （ CASL \\或现金\\ ）被拉低。在早期写
周期中，数据输出（Q ），将保持高阻抗，而不管
的OE \\状态。在后写入或读 - 修改 -
写周期， OE \\必须采取HIGH禁用数据
之前应用的输入数据输出。如果后写入或
读 - 修改 - 写操作试图在保持OE \\低，
不会发生写，和数据输出将驱动读数据
从所访问的位置。
此外，这两个字节是活动的。一个CAS \\预充电
之前必须改变操作模式来满足BE-
补间的上下字节。例如，早
写一个字节，另一字节后写入是
AS4LC4M16
在同一周期期间不允许的。然而，早期的写
在一个字节和在其他字节后写入，后一个CAS \\
预充电已经满足，是允许的。
EDO页模式
DRAM读周期历来转向输出
缓冲器断（高阻）与CAS \\上升沿。如果CAS \\去
高和OE \\为低电平（有效）时，输出缓冲器将是
禁用。在64MB EDO DRAM提供网页加速
中国科学院\\ HIGH模式循环，消除输出禁用。
此选项被称为EDO ，它允许CAS \\预充电时间
(t
CP
）发生不输出数据将无效（请参阅read
和EDO -PAGE -MODE读波形） 。
EDO的运作就像任何DRAM读或快PAGE-
模式读取，除非数据被认为有效后， CAS \\变为高电平，
只要RAS \\和OE \\保持低电平和WE \\保持高电平。
OE \\可带来低或高，而CAS \\和RAS \\是
低，并且的DQ将有效数据和High-之间转换
Z的使用OE \\ ，有两种方法来禁用输出和
图2 ：字和字节读示例
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图3 ：的DQS OE \\控制
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图4 ： WE \\的DQS控制
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4 MEG ×16 DRAM
扩展数据输出（ EDO ） DRAM
特点
单+ 3.3V ± 0.3V电源。
行业标准的x16的引脚排列，时间，功能和
封装。
12行， 10列地址
高性能CMOS硅栅工艺
所有输入，输出和时钟LVTTL兼容
扩展数据输出（ EDO ）页模式访问
4096周期CAS \\ -before - RAS \\ （ CBR ） REFRESH
分布在64毫秒
可选的自刷新（ S）的低功耗数据保持
1级湿度敏感度等级， JEDEC J- STD- 020
AS4LC4M16
引脚分配
（ TOP VIEW ）
50引脚TSOP （ DG ）
选项
包（ S）
50针TSOP （ 400密耳）
时机
为50ns存取
60ns的访问
刷新率
标准刷新
自刷新
工作温度范围
军用（ -55 ° C至+ 125°C ）
工业级（-40° C至+ 85°C ）
标志
DG
-5
-6
CON组fi guration
刷新
行地址
列寻址
4梅格×16
4K
A0-A11
A0-A9
无
S*
XT
IT
注意：
在\\符号表示信号为低电平有效。
*联系工厂。可在它的自我刷新选项
唯一版本。
关键时序参数
t
RAC
速度T
RC
-5
84ns 50ns的
-6
104ns 60ns的
t
PC
20ns
25ns
t
AA
25ns
30ns
t
CAC
13ns
15ns
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10ns
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概述
4梅格×16 DRAM是一个高速CMOS动态
含有67108864位的随机存取存储器装置及
设计工作于3V至3.6V 。该装置在功能上
组织为每个包含16位4,194,304位置。该
4194304存储位置由1024排列4096行
列。在读或写周期，每个位置
通过地址位唯一地址： 12行地址位
（ A 0 - A 11 ）和10个列地址位（A0 - A9）。此外，
字节和字访问都通过两个CAS \\支持
销（ CASL \\和现金\\ ） 。
中科院\\功能和时序，以解决相关的，
控制功能（例如，锁定地址栏或选择
CBR刷新）是这样的，内部CAS \\信号是
由第一外部CAS \\信号（ CASL \\或现金\\ ）测定
转换到LOW和最后转变回高电平。该
CAS \\功能和时序关系到驾驶或锁存数据
是这样的，每个CAS \\信号独立地控制所述
无论是相关联的DQ引脚。
AS4LC4M16
行地址是由RAS \\信号被锁存，那么
列地址是由中科院\\锁。该器件提供
EDO -PAGE模式操作，从而实现了快速的连续数据
操作（读，写或读 - 修改 - 写）内
一个给定行。
4梅格×16 DRAM必须定期刷新中
为了保持存储的数据。
DRAM存取
在DRAM中的每个位置是唯一地寻址的，如
在概述中提到。使用两个CAS \\
信号导致通过16个I / O引脚的字访问
（ DQ0 - DQ15 ） 。仅使用一个，两个信号结果中的一个
字节访问周期。 CASL \\过渡LOW的选择
访问周期的低字节（ DQ0 - DQ7 ）和现金\\
过渡LOW选择一个访问周期的高字节
（ DQ8 - DQ15 ） 。总字节和字访问时序如图
图1和图2 。
图1 ： WORD和字节写示例
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DRAM存取（续）
逻辑高电平， WE \\使然阅读模式，而逻辑
低电平WE \\使然写模式。在写周期，
数据输入（ D）是由WE或CAS \\ （ CASL \\下降沿锁存
或现金\\ ） ，以先到为准过去。早期的写操作
当我们采取低之前，无论是CAS \\下降。一晚
写或读 - 修改 - 写操作发生，当我们跌倒后
CAS \\ （ CASL \\或现金\\ ）被拉低。在早期写
周期中，数据输出（Q ），将保持高阻抗，而不管
的OE \\状态。在后写入或读 - 修改 -
写周期， OE \\必须采取HIGH禁用数据
之前应用的输入数据输出。如果后写入或
读 - 修改 - 写操作试图在保持OE \\低，
不会发生写，和数据输出将驱动读数据
从所访问的位置。
此外，这两个字节是活动的。一个CAS \\预充电
之前必须改变操作模式来满足BE-
补间的上下字节。例如，早
写一个字节，另一字节后写入是
AS4LC4M16
在同一周期期间不允许的。然而，早期的写
在一个字节和在其他字节后写入，后一个CAS \\
预充电已经满足，是允许的。
EDO页模式
DRAM读周期历来转向输出
缓冲器断（高阻）与CAS \\上升沿。如果CAS \\去
高和OE \\为低电平（有效）时，输出缓冲器将是
禁用。在64MB EDO DRAM提供网页加速
中国科学院\\ HIGH模式循环，消除输出禁用。
此选项被称为EDO ，它允许CAS \\预充电时间
(t
CP
）发生不输出数据将无效（请参阅read
和EDO -PAGE -MODE读波形） 。
EDO的运作就像任何DRAM读或快PAGE-
模式读取，除非数据被认为有效后， CAS \\变为高电平，
只要RAS \\和OE \\保持低电平和WE \\保持高电平。
OE \\可带来低或高，而CAS \\和RAS \\是
低，并且的DQ将有效数据和High-之间转换
Z的使用OE \\ ，有两种方法来禁用输出和
图2 ：字和字节读示例
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图3 ：的DQS OE \\控制
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图4 ： WE \\的DQS控制
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